L’américain offre un accès public à son coeur 32 bits RISC-V SweRV et à son outil de simulation, et dévoile une architecture de mémoire cache cohérente pour réseau Ethernet.
Fervent partisan de l’architecture open source RISC-V dont il souhaite équiper tous ses contrôleurs de disques durs, Western Digital va ouvrir à la communauté, d’ici au premier trimestre 2019, son nouveau coeurs RISC-V SweRV, un modèle 32 bits à deux étages de pipeline délivrant 4,9 CoreMarks/MHz et tournant jusqu’à 1,8GHz en technologie Cmos 28nm. Western Digital a également présenté un simulateur de jeu d’instructions RISC-V open source, référencé SweRV ISS. Ce programme rend compte de l’exécution des instructions RISC-V en modélisant des évènements externes (interruptions, erreurs bus…). Le fabricant l’a d’ailleurs utilisé pour simuler et valider le coeur SweRV à travers l’exécution de plus de dix milliards d’instructions.
Enfin, l’américain a dévoilé une architecture de mémoire cache cohérente sur réseau Ethernet baptisée OmniXtend, dont l’objectif est de fournir des interfaces standards pour que des accélérateurs, microprocesseurs, processeurs graphiques, FPGA et circuits dédiés puissent accéder et partager la mémoire cache du réseau.
