La start-up californienne Tier Logic dévoile une technologie logique programmable 3D originale avec ses produits TierFPGA. La société californienne Tier Logic annonce une technologie logique programmable en 3D puisqu’elle déplace la mémoire de configuration du FPGA sur un niveau physique de Sram, réalisé en procédé standard TFT (Thin-Film Transistor), et l’empile au-dessus de la matrice ne comprenant plus que des blocs logiques. Le principe des puces TierFPGA est donc totalement différent de celui des 3PLD de Tabula récemment présentés. En superposant la couche pour le stockage de la configuration et celle destinée à la logique programmable, les blocs logiques peuvent être placés très proches les uns des autres. Le but est de réduire la taille, le coût et la consommation d’énergie de la puce. Ce niveau additionnel de Sram TFT induit une fabrication spécifique de la puce puisqu’il ne correspond pas à du Cmos classique. Tier Logic a déposé de nombreux brevets pour ce procédé de fabrication.

D’après la société, un autre avantage de ses TierFPGA est de permettre une migration immédiate vers une formule Asic, sur un modèle TierAsic. En effet, cette migration ne requiert aucun travail supplémentaire de développement car la couche Sram TFT est tout simplement remplacée par un masque câblant la même configuration de bits. Le flot de conception reste classique grâce aux outils Mobius développés par Tier Logic. Les TierFPGA seront échantillonnés dès le mois de mai et la production est prévue pour la fin de l’année.

En attendant, la société propose aux concepteurs de FPGA existants de faire une migration vers TierAsic, sans payer de NRE, moyennant une commande supérieure à 50 000 dollars.

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