L’américain lance un outil permettant de réduire des deux-tiers le délai de convergence de timing au niveau des interfaces à haut débit, comme celles des mémoires DDR3.

Cadence lance un environnement de conception baptisé Allegro TimingVision et permettant de réduire des deux-tiers le délai de convergence de timing au niveau des interfaces à haut débit, comme celles des mémoires DDR3/DDR4 et des interfaces PCIe ou SATA. Cet outil s’insère au sein de la solution Allegro PCB Designer de l’américain. Les concepteurs de cartes électroniques peuvent ainsi réduire leur temps de conception en vérifiant que les signaux échangés répondent aux contraintes temporelles. TimingVision permet en outre de compenser les contraintes statiques et dynamiques ainsi que le retard de propagation lié au routage.