L’américain lance sa cinquième génération de FPGA haut de gamme Stratix, avec notamment une bande passante en forte hausse. Altera avait déjà cet hiver levé le voile sur quelques innovations attendues pour ses prochains générations de FPGA fabriqués en technologie Cmos 28 nm par TSMC. Disponibles l’an prochain, les Stratix V sont aujourd’hui détaillés par le menu. Embarquant jusqu’à 1,1 million d’éléments logiques, 53 Mbits de mémoire et 3680 multiliplieurs 18×18 bits, ces circuits logiques programmables sont répartis en quatre gammes. Vitrines de la famille, les Stratix V GT bénéficient des blocs d’émission-réception à 28 Gbit/s, un must pour les systèmes de communication de pointe qui migrent rapidement vers le 40 Gbit/s et surtout vers le 100 Gbit/s ; les Stratix V GX se veulent plus généralistes, avec des transceivers 600 Mbit/s à 12,5 Gbit/s ; les Stratix V GS sont optimisés pour les applications gourmandes en calcul de type DSP ; enfin, les Stratix V E dopés en éléments logiques visent le prototypage d’Asic, l’émulation ou encore l’informatique. Parmi les innovations figurent l’ajout de registres au sein de l’architecture ALM (module logique adaptatif), des blocs mémoires de 20 Kbits contre 9 Kbits auparavant, des blocs DSP à précision variable… La technologie HardCopy, qui permet à la fois d’ajouter des fonctions fixées en matériel au sein des FPGA et de convertir le FPGA en Asic, est toujours présente sur cette génération.