L’américain a réalisé avec TSMC une puce test embarquant une interface Dram DDR5 telle que spécifiée dans la norme préliminaire du Jedec, avec un gain de performances de 37,5 % par rapport à la DDR4 actuelle.

Cadence a développé un prototype de circuit d’interface répondant à la version préliminaire du format DDR5 actuellement à l’étude au Jedec. Cette puce a été fabriquée dans la technologie 7nm du fondeur taiwanais TSMC. Elle présente un débit de données de 4400MT/s, 37,5% supérieur à ce qu’offrent les plus rapides mémoires DDR4 actuelles. Cadence assure l’interopérabilité de cette IP avec les premiers échantillons de mémoires Dram DDR5 de Micron.