Alors que le secteur va résolument de l’avant en utilisant une approche de conception axée sur les circuits intégrés 3D (figure 1), nous sommes confrontés à un nouveau problème. Il est parfois qualifié d’« électrothermique » ou d’« électro-thermo-mécanique », mais il s’agit en réalité de la confluence de plusieurs types de physique qui ont une incidence à la fois sur les matériaux, la structure et le comportement électrique de ces conceptions multipuces. (Figure 1. Illustration de l’assemblage d’un circuit intégré 3D)

Quels sont les effets multiphysiques affectant les circuits intégrés 3D ?

Pour parler simplement, nous savons que les variations de température ont une incidence sur le comportement électrique des fils conducteurs et des dispositifs constitués de transistors. De même, les contraintes mécaniques peuvent avoir une incidence sur le comportement des circuits. Quand on réfléchit aux conséquences que peut avoir une combinaison de ces problèmes, on se rend compte que leurs implications sont énormes en ce qui concerne notre vieux rêve de disposer d’un environnement de conception où les chiplets, sous forme de propriété intellectuelle matérielle, pourraient tout simplement être insérés dans un assemblage hétérogène 3D et fonctionner immédiatement. En fait, même le concept de « bonne puce » (KGD) doit être repensé.

Considérons l’approche traditionnelle du tri des puces. Ces dernières sont placées sur un banc d’essai et des mesures sont effectuées pour vérifier que les signaux arrivent aux différents endroits avec les bonnes tensions et au bon moment. Intéressons-nous maintenant au cas où les puces sont placées dans un assemblage contenant plusieurs autres puces, produites avec des procédés divers et peut-être même par plusieurs fabricants. Chaque puce fonctionne avec différents niveaux de tension et est entourée, dans toutes les dimensions, de différents composants, tels que d’autres chiplets, des bosses de soudure, des éléments de boîtier, des vias traversants (TSV), des piliers de cuivre et même des boîtiers BGA. Les variations de tension auront une incidence sur les températures d’un chiplet dans le contexte de l’assemblage. De même, toutes les autres structures matérielles exerceront des contraintes mécaniques sur les chiplets actifs. Comme ces chiplets ne se trouvent plus dans l’environnement physique du banc d’essai, nous ne pouvons plus supposer qu’elles se comporteront toujours électriquement comme lors de l’essai !

Comme si cela ne suffisait pas, le problème est également de nature cyclique. Plus précisément, c’est le fait d’alimenter un dispositif en faisant circuler des électrons dans des fils de cuivre qui produit de la chaleur. Or, comme nous l’avons dit, la chaleur modifie le comportement du circuit. Cela implique que l’estimation de tension initiale ne peut pas être totalement fiable ! Il devient donc crucial d’analyser conjointement la tension et le comportement thermique pour déterminer s’il existe un point de stabilisation et où il se situe.

Solutions pour l’analyse multiphysique des circuits intégrés 3D

Bien entendu, il existe aujourd’hui des outils d’analyse thermique et de tension – et, dans une moindre mesure, de calcul des contraintes mécaniques – utilisables au niveau du nanomètre. En théorie, un concepteur peut effectuer ces analyses au niveau d’une conception d’assemblage afin d’identifier les zones problématiques. Mais il reste des défis à relever. Premièrement, il est difficile de convertir ces phénomènes physiques en incidences électriques. Deuxièmement, concevoir un assemblage tridimensionnel très complexe comportant plusieurs chiplets hétérogènes et découvrir un problème au moment de sa validation (sign-off) a un impact économique non négligeable.

À quoi ressemblerait donc une solution pratique ? Tout d’abord, nous devons tenir compte du fait que, puisqu’il est possible de placer des chiplets selon les trois dimensions et de les interconnecter de multiples façons, il existe un nombre quasi illimité de façons de les combiner pour former le circuit souhaité. Mais comment savoir quelle combinaison est optimale ? Pour être en mesure de répondre à cette question, il faut pouvoir générer de multiples configurations d’assemblage possibles et analyser chacune d’entre elles.

Décalage vers l’amont de la vérification des circuits intégrés 3D

C’est ici qu’intervient une stratégie de décalage vers l’amont . L’analyse des effets multiphysiques (thermiques, mécaniques, etc.) des circuits intégrés 3D dans les chiplets et l’assemblage doit être effectuée non seulement lors de la dernière étape de la conception, mais aussi au tout début de la planification de la conception. La figure 2 illustre les avantages d’une telle stratégie en termes de délai de conception (TAT).

Figure 2. N’attendez pas l’étape de validation pour détecter les problèmes critiques dans votre assemblage 3D. Les solutions de conception utilisant une stratégie de décalage de la vérification vers l’amont améliorent la productivité et la qualité des conceptions tout en réduisant le délai de mise sur le marché.

Bien entendu, on n’obtient la meilleure précision possible que si l’on connaît tous les détails de l’assemblage, c’est-à-dire l’emplacement des chiplets, l’infrastructure d’alimentation électrique, les circuits des chiplets et même les futures conditions d’utilisation. Mais les concepteurs peuvent glaner des informations utiles bien avant de connaître tous ces détails. Lors des premières étapes de la conception de l’assemblage, les puces peuvent être traitées comme des structures uniformes simples et des coefficients statiques simples peuvent être utilisés pour les premières estimations de tension. Une analyse des zones sensibles peut être effectuée pour identifier les configurations d’empilage qui posent des problèmes thermiques et/ou mécaniques évidents. Effectuer simultanément cette analyse sur plusieurs configurations possibles permet au concepteur de prendre des décisions intelligentes quant aux configurations qui offrent le meilleur potentiel de validité.

Lorsque les conceptions de chiplets commencent à mûrir, peut-être dès l’étape FEOL (front end of line) ou uniquement lors de l’étape BEOL (back end of line), il est possible d’effectuer davantage d’analyses pour obtenir une meilleure précision, ce qui conduit à un écrémage supplémentaire des types d’assemblages ou à une optimisation manuelle de la conception pour résoudre des problèmes spécifiques.

À mesure que l’on comprend mieux le niveau de tension des chiplets, il devient possible d’utiliser les modèles de tension détaillés et même de les injecter dans une analyse de tension plus vaste, concernant tout l’assemblage. Cela permet de mieux appréhender les incidences thermiques. Enfin, à mesure que les détails convergent, les incidences thermiques et mécaniques peuvent être converties en incidences électriques. Pousser l’identification des incidences jusqu’aux niveaux des circuits actifs des chiplets permet de les capturer sous la forme d’une liste d’interconnexions (netlist) SPICE pour la simulation. Cela peut servir à piloter l’analyse temporelle, le calcul de l’EMIR, l’analyse de tension et l’analyse des signaux. Si les incidences ont été capturées dans tout l’assemblage, les chiplets, ou des sous-circuits spécifiques, peuvent être analysés individuellement.

Bien entendu, l’analyse d’un assemblage complet nécessite des moyens un peu plus importants. Aujourd’hui, on ne parvient pas encore à représenter la netlist complète de tous les circuits d’un assemblage. Certains outils traitent purement et simplement les chiplets comme des boîtes noires, tandis que d’autres essaient de vérifier la connectivité inter-chiplets en vérifiant chaque interface séparément à l’aide d’un fichier de règles LVS spécifique. Mais il faudra des outils plus sophistiqués pour pouvoir effectuer une vérification correcte au niveau des circuits. Bien qu’il soit matériellement possible de générer une netlist post-assemblage complète, l’opération est très difficile pour les fonderies ou les prestataires de services d’assemblage et de test de semi-conducteurs (OSAT) car, dans la plupart des cas, ils n’ont pas une connaissance suffisante du contenu de l’assemblage. Les formats disponibles, tels que la norme 3Dblox TM , peuvent aider, mais il faut quand même disposer d’un environnement pour les générer.

Les outils de planification de la conception ont également un rôle à jouer. Quand on a une connaissance précise de l’emplacement de chaque chiplet et de toutes les connexions de broche à broche, il est possible d’extraire une netlist de haut niveau et de la comparer à une netlist source préalablement générée. L’inclusion des circuits des différents chiplets permet d’obtenir une description plus complète. En fait, parfois, comme dans le cas des interfaces RDL (couche de redistribution) des chiplets on-package ou dans les scénarios de liaison hybride de puce à puce où les fils conducteurs des composants interfacés sont physiquement très proches, il est également possible d’extraire les couplages parasites entre les chiplets. La combinaison de toutes ces informations et des incidences thermiques et mécaniques sur le circuit décrites précédemment permet d’obtenir le niveau de précision final requis pour la validation de l’assemblage complet. La figure 3 illustre les étapes d’un processus de conception de circuits intégrés 3D plus unifié et incluant une vérification étendue.

Figure 3. Les outils d’automatisation de la conception peuvent permettre d’unifier l’assemblage, l’agencement, le routage et la simulation des circuits intégrés 3D, avec une vérification tout au long du processus.

Bien entendu, comme les conceptions de circuits intégrés 3D augmentent rapidement en taille, en termes de nombre de transistors, par rapport aux circuits intégrés traditionnels (inclus sur un  seul masque), l’exécution de ces simulations pour de nombreuses valeurs extrêmes (corners) différentes représente encore un autre défi. L’écosystème des semi-conducteurs, y compris les solutions de vérification physique Calibre, s’attaquera également à ce défi, permettant aux circuits intégrés 3D de continuer à progresser.

Pour plus d’informations :

• John Ferguson, “Reduce 3DIC design complexity with early package assembly verification ”
• Hossam et J. Ferguson, “ Fast, Accurate Assembly-Level Physical Verification of 3DIC Packages”