cette version de la solution automatique de test et réparation concerne les mémoires embarquées en technologie 20nm et moins.

• algorithmes améliorés pour déterminer, entre autres, les fautes dues aux variations du procédé technologique et aux fautes résistives

• architecture hiérarchisée permettant de réduire de 30% le temps de test

• Génération incrémentale, intégration et vérification des blocs ip à différentes étapes de la conception

• supporte les interfaces de test des cœurs de processeurs de hautes performances

Réf. Edit. Rens. sTaR memory system synopsys www.synopsys.com