Y a-t-il une limite à l’empilement de couches de cellules flash dans les mémoires Nand 3D ? Pas à court terme apparemment. La conférence ISSCC a encore été l’occasion pour les leaders du secteur de démontrer leur capacité à augmenter encore et encore la densité de leurs mémoires flash, en dévoilant les caractéristiques de leurs prochaines générations de puces.

Pourtant, accumuler les couches de cellules de mémoire pose de sérieux problèmes en termes de temps d’accès, de consommation et de fiabilité. Chez Samsung, la résolution de ces challenges passe par l’adoption d’une architecture dite BV-Nand (pour bonded vertical Nand) dans laquelle les cellules de mémoire et la logique Cmos de périphérie sont fabriquées séparément puis assemblées, ce qui facilite l’empilement d’un grand nombre de couches – Samsung en accumule plus de 400 ! Au total, sa puce flash Nand de 1Tbits à trois bits par cellule (TLC) atteint une densité de 28Gbit/mm², et dispose d’une bande passante de 5,6Gbit/s/broche, supportant une vitesse d’écriture brute de 231Mo/s.

De leur côté, Kioxia et Western Digital ont œuvré de concert, comme à l’accoutumée, sur une mémoire flash Nand TLC de 332 couches et 1Tbits. Cette puce de dixième génération adopte, sous le patronyme CBA (Cmos directly bonded to the array), une organisation similaire au procédé BV-Nand de Samsung. La densité atteint ici 29Gbit/mm², un record selon le Japonais. Les entrées-sorties, elles, culminent à 4,8Gbit/s/broche.

Enfin, SK hynix a présenté à San Francisco une flash Nand QLC (quatre bits par cellule) de 321 couches. Sa capacité s’élève à 2Tbits et sa bande passante à 75Mo/s en écriture, pour une densité voisine de celle exhibée par Samsung et Kioxia (28,8Gbit/mm²). La puce est divisée non pas en quatre plans de mémoire comme c’est le cas le plus souvent, mais en six plans de 333Gbits chacun. Ce choix, motivé par d’importants gains en vitesse d’écriture séquentielle, soulève toutefois des problèmes d’alimentation et de routage que le Sud-Coréen s’est attelé à résoudre.