Vérificateur de règles de conception

Le 05/06/2008 à 0:00 par La rédaction
Alint d’Aldec Cet outil assure la vérification des règles (DRC) de manière statique ou dynamique pour les conceptions en langage Verilog. Support du « RTL Design Style Guide for Verilog HDL » de Starc Détection des erreurs du Verilog : type de données, convention de nommage, expression conditionnelles, etc. Règles applicables aux niveaux du RTL, des sous-ensembles RTL…
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