Couverture ElectroniqueS n°127

L'Américain multiplie par 6 la puissance de calcul de son c&oelig;ur Risc 32 bits personnalisable tout en abaissant sa consommation d'un tiers, grâce à de multiples innovations techniques. « Il s'agit pour nous de l'annonce la plus importante depuis l'introduction de notre premier c&oelig;ur Risc personnalisable il y a cinq ans », précise d'emblée Chris Rowen, président et CEO de Tensilica. Si l'Américain insiste tant, c'est que, en effet, le c&oelig;ur Xtensa LX représente un bond en performances très important par rapport aux précédentes versions du processeur Risc 32 bits de Tensilica. Rappelons(1) que ce c&oelig;ur est paramétrable par l'utilisateur tant au niveau matériel (ajout et modification de blocs de traitement) que logiciel (instructions personnalisées). En version LX, Xtensa surpasse largement son prédécesseur, en témoigne un score de 171,6 à 300 MHz (0,52 par mégahertz) obtenu au test grand public EEMBC(2), soit 6 fois plus que Xtensa V et près de 9 fois plus que l'ARM1020E. Pour atteindre ce niveau de performances tout en maintenant une consommation raisonnable (Xtensa LX ne consomme que 0,05 mW/MHz en configuration minimum et en technologie Cmos 0,13 µm, soit 37 % de moins que Xtensa V), Tensilica a travaillé sur quatre aspects essentiels de son c&oelig;ur : la consommation, la bande passante interne, la rapidité de calcul et l'interface mémoire. Les utilisateurs d'Xtensa intègrent en moyenne 6 c&oelig;urs de processeurs par circuit spécifique, certains s'accordant même des pointes au-delà de 150. La consommation de chaque c&oelig;ur est donc essentielle, et Tensilica, pour la version LX, a automatisé entièrement la gestion des signaux d'horloges en fonction des besoins de chaque bloc fonctionnel. Le c&oelig;ur Xtensa LX utilisé pour les bancs d'essais BDTI est ainsi caractérisé par plus de 400 domaines d'horloges, désactivables un par un lorsque les blocs correspondants ne sont pas utilisés pendant un cycle d'horloge particulier.Une bande passante interne quasi illimitéeConcernant la bande passante interne, Tensilica apporte une réponse radicale aux limitations traditionnelles, nées de l'utilisation de bus dédiés de “ seulement ” 32 ou 64 bits et nécessitant plusieurs cycles d'horloge avant qu'une donnée émise par un bloc soit utilisable par celui qui en a émis la demande. Outre l'apparition de bus internes d'une largeur de 128 bits et l'adjonction d'une seconde unité de chargement-stockage de données, Xtensa LX permet en effet de rajouter autant de liaisons directes que nécessaire entre tous les blocs de traitement, directement au moment du paramétrage du circuit. En théorie, l'architecture génère, modélise et vérifie jusqu'à un million de liaisons directes fonctionnant à 350 MHz (1 024 ports de 1 024 bits de largeur), soit une bande passante interne de 350 Tbit/s certes impossible à atteindre avec les technologies silicium actuelles, mais qui montre bien le progrès par rapport aux 40 Gbit/s de Xtensa V.Au niveau de l'efficacité de calcul, Tensilica a poussé dans ses retranchements le concept du VLIW, « qui présente l'inconvénient de mettre en jeu un nombre fixe d'instructions », rappelle Chris Rowen. L'architecture FLIX (Flexible Length Instruction Xtensions) ici introduite permet en effet de regrouper dans une seule instruction des opérations 16, 24, 32 ou 64 bits, à exécution simultanée si nécessaire, et en acceptant également les instructions créées par l'utilisateur. Le tout reste compatible avec le jeu d'instructions 16/24 bits Xtensa actuel et ne requiert que 2 000 portes logiques pour être géré. Enfin, Tensilica a accéléré l'accès à la mémoire embarquée, qui est devenue l'un des goulets d'étranglement des circuits spécifiques car les cellules mémoires ont évolué moins vite que les cellules logiques dans les dernières générations de technologies Cmos. Pour ce faire, deux étages de pipeline peuvent être ajoutés aux cinq existants, l'un réservé à l'accès mémoire instructions, l'autre à l'accès mémoire données. Le c&oelig;ur Xtensa LX sera disponible cet été. Les droits de licence pour une configuration à un seul c&oelig;ur démarrent à 550 000 dollars (moteur DSP Vectra LX compris). Voir notre lexique page 26.(1) Voir nos articles des 20 mai 1999 et 5 septembre 2002.(2) Le consortium EEMBC (Embedded Microprocessor Benchmark Consortium), auquel ont adhéré beaucoup de fabricants de processeurs embarqués, réalise des bancs d'essais de processeurs spécifiques à des applications types (grand public, automobile, multimédia, etc.).

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