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Quadruple Serdes à réduction de Gigue

Le 18/09/2008 à 0:00 par La rédaction
TLK3134 de Texas Instruments Ce circuit intègre quatre canaux de mise en série-parallèle avec extraction de signal d’horloge à réduction de gigue. Débit de données brut : jusqu’à 30 Gbit/sBoîtier BGA à 289 contactsRens. : www.ti.com
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