Couverture ElectroniqueS n°127

Partie intégrante des méthodologies de conception au niveau système, les outils de synthèse de haut niveau visent à transformer un algorithme comportemental en une description au niveau RTL d'une partie d'un circuit. Et, depuis quelques années, l'offre en outils commerciaux s'est étoffée. La volonté de transformer la description d'un circuit à un haut niveau d'abstraction directement au niveau du silicium n'est pas une idée neuve. Dans les années quatre-vingt, de nombreuses équipes de recherche dans le monde se sont attelées à ce problème. On parlait alors de Silicon Compilation, avec l'idée qu'il était possible de construire, comme dans le monde du logiciel, un compilateur capable de transformer un code logiciel en un circuit (tout du moins sa représentation au niveau portes). Mais, dans la pratique, ce fut un échec. Puis, au milieu des années quatre-vingt-dix, est apparu le produit commercial Behavioral Compiler de Synopsys qui utilisait comme langage d'entrée Verilog ou VHDL associé à des contraintes de timing, de surface… gérées par l'utilisateur. Mais, là aussi, ce fut un échec. L'outil ne s'est jamais réellement imposé sur le marché et dix ans plus tard, en 2004, Synopsys a décidé de jeter l'éponge en arrêtant de le commercialiser. Un regain d'intérêt pour ce type de technologie est venu au début des années deux mille de la société anglaise Celoxica, qui a popularisé le concept de compilation d'algorithmes complexes sur FPGA, en utilisant comme point d'entrée le langage HandelC, un dérivé du C doté d'extensions non standard en particulier pour le contrôle du parallélisme au niveau matériel. Issue des travaux du laboratoire de l'université d'Oxford, cette approche a eu un succès certain sur le marché, notamment dans le domaine du prototypage. Mais le véritable intérêt vis-à-vis de cette technologie, dans le monde de la CAO, est né, d'une part, du succès rencontré par la société américaine Forte Design Systems avec son outil Cynthesizer, très implanté sur le marché japonais et, d'autre part, de l'arrivée en 2005 de l'outil de synthèse de haut niveau CatapultC de Mentor Graphics. Avec ces sociétés, auxquelles on peut adjoindre l'américain Synfora dont la technologie est issue des laboratoires de Hewlett-Packard, on est passé à une dimension industrielle et opérationnelle de la mise en &oelig;uvre de la synthèse comportementale au sein d'équipes de conception d'Asic, de SoC ou de FPGA (en Asie et en Europe essentiellement). Pour quoi cette évolution ? D'abord parce que ce type d'outil permet, théoriquement, de réduire le temps de conception d'un bloc fonctionnel avec une grande fiabilité du code généré par rapport à un travail de codage en « manuel » du RTL, dont la qualité dépend largement de l'expérience et du talent de l'ingénieur concerné. Ensuite, la montée en puissance de ces technologies s'inscrit dans le mouvement plus large du déploiement des méthodes de développement au niveau système, qui visent à remonter le niveau d'abstraction de la conception d'un circuit. Et au fond, il faut considérer les outils de synthèse de haut niveau comme une des composantes de l'ESL (Electronic system level). Cependant, cet optimisme quant au développement de ces outils doit être tempéré à l'aune des chiffres du marché. Car, malgré le fort intérêt suscité par cette approche, le domaine des outils de l'ESL ne dépasse pas les 200 M$, selon les chiffres de l'Edac présentés lors de la dernière Dac par Wally Rhines, le CEO de Mentor Graphics. Un chiffre à comparer aux 4 à 5 milliards de dollars correspondant à l'ensemble du domaine de la CAO électronique. On le voit, ce marché des outils de synthèse de haut niveau est encore loin d'être florissant. D'autant plus que selon les chiffres de l'analyste américain Gary Smith, Mentor Graphics avec son outil CatapultC détiendrait aux alentours de 67 % de parts de marché, devant Forte Design Systems et Synfora. Certes, cette très forte dominance de Mentor montre que la société a su imposer sa technologie auprès des développeurs. Mais, en même temps, cet état de fait n'est pas forcément un bon indice de la santé globale du secteur des outils de synthèse de haut niveau, qui devraient faire l'objet d'une concurrence plus forte entre acteurs. Mais celle-ci viendra peut-être de Cadence, qui à son tour a décidé de rentrer sur ce marché avec son outil C-to-Silicon, annoncé en 2008. Synthèse de flot de données ou de blocs de contrôle ? Autre sujet de discussion intense entre fournisseurs d'outils : la possibilité ou non de gérer les logiques de contrôle dans un outil de synthèse de haut niveau au même titre que les flots de données (datapath). Une chose est certaine, d'un point de vue théorique, plus il existe de branchements conditionnels dans un code, plus il est difficile de le synthétiser, contrairement par exemple à un algorithme de traitement de signal. Car, dans ce dernier cas, la synthèse consiste à réaliser une parallélisation massive des opérations. Mais dans la pratique, bien souvent, les fonctions à synthétiser sont plutôt un mélange de flots de données et de contrôle, dans des proportions variables. Cadence estime que son outil C-to-Silicon est capable de traiter ce type de fonctions, avec un niveau élevé de fiabilité, grâce à la maîtrise des timings, son logiciel intégrant un moteur de synthèse logique classique en parallèle à la synthèse de haut niveau. Ce qui permet, selon cet éditeur, de maîtriser les délais entre les blocs de contrôle et les blocs de calculs, parfois « éloignés » les uns des autres sur un circuit. Ce qui n'est pas possible, toujours selon Cadence, avec des outils plus orientés flots de données qui abordent ce problème des timings via des librairies de blocs précaractérisés en termes de délais. De toute évidence cependant, les sociétés qui se sont lancées sur les outils de synthèse de haut niveau centrés sur les blocs de contrôle ne sont pas des plus florissantes. Il en est ainsi d'Esterel-EDA qui est actuellement en cours de cession par sa maison-mère Esterel Technologies, ou de Bluespec qui ne perce pas vraiment sur le marché avec sa solution à base de System Verilog associée à un ensemble de règles. On peut aussi se demander si cette voie de synthèse de haut niveau pour la logique de contrôle est pertinente. « Est-ce qu'il n'est pas finalement plus aisé et plus efficace de programmer une logique de contrôle sous forme de machine d'états sur un microcontrôleur embarqué dans un circuit ? », s'interroge Frédéric Pétrot, professeur au laboratoire Tima et animateur de la solution académique de synthèse comportementale UGH (User guided high level synthesis). Pour l'avenir, la tendance est à l'élargissement des capacités des outils de synthèse en termes de taille de bloc à traiter, qui atteint d'ores et déjà pour les outils plus évolués entre 7 et 10 millions de portes. Chez Synfora, par exemple, le système de compilation de haut niveau proposé par la société, Pico Extreme, est désormais capable de prendre en compte un assemblage hiérarchisé de plusieurs blocs pour former un moteur de calcul complexe. Avec cet outil, le développeur utilise des primitives compilées à partir d'un code en C (une FFT par exemple), les assemble et construit une composition de blocs imbriqués, hiérarchisés qui forme un sous-système complet de calcul au sein d'un SoC. Certes, il est clair qu'il n'existera pas dans l'avenir une solution de synthèse globale d'un circuit. Car les notions de réutilisation de blocs IP et d'intégration de ces blocs, reliés entre eux par un bus ou un NOC (Network on chip), sont désormais incontournables et incompatibles avec cette notion de synthèse globale de circuit. On estime, par exemple, qu'aujourd'hui au moins la moitié des blocs IP présents sur un SoC ne rentrent pas dans le champ des outils de synthèse de haut niveau, mais dans celui du marché de la propriété intellectuelle. En revanche, pour certains blocs IP, là où il existe encore de la conception de matériel, véritable facteur de différenciation entre concurrents, les outils de synthèse de haut niveau ont un rôle très important à jouer à l'avenir.

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