Couverture ElectroniqueS n°127

Après des années de recherches et de tentatives plus ou moins fructueuses, les industriels des semiconducteurs peuvent désormais déployer sans risque des méthodologies de conception au niveau système (ESL), matures ou presque, en s'appuyant sur une offre commerciale qui s'étoffe de mois en mois. Contrairement à ce que l'on pourrait penser, donner une définition du concept ESL (conception au niveau système) est plus facile qu'il n'y paraît… si l'on considère que tout ce qui est à un niveau d'abstraction au-dessus du RTL* dans un flot de conception peut être regroupé sans le concept de ESL. « Il s'agit du plus petit dénominateur commun pour l'ensemble des niveaux d'abstraction au-dessus du RTL », avance Jean-Marie Saint-Paul, directeur européen pour les solutions front-end numériques et analogiques chez l'américain Mentor Graphics. Cette définition ne fait toutefois pas spécialement « avancer le schmilblick », ni mieux appréhender et comprendre en quoi les méthodologies et les outils se distinguent et peuvent apporter comme avantages. Essayons d'aller plus loin. La vérification matérielle bénéficie aussi de l'ESL Cela ne signifie toutefois pas la fin des émulateurs et autres solutions de vérification matérielle, bien au contraire. « La réalité du marché se situe au niveau de la vérification/validation et non des plates-formes virtuelles. Il y a en effet une demande importante de la part des utilisateurs de mapper leur conception sur du matériel pour commencer le plus tôt possible la validation du code RTL », affirme M. Wiest (Synopsys). Les différents acteurs ont ainsi développé des liens étroits entre les plates-formes virtuelles et leurs solutions d'émulation et de prototypage rapide pour les systèmes sur une puce, aidés en cela par l'arrivée du standard TLM 2.0. « Cette approche nous permet par ailleurs d'entrer beaucoup plus tôt dans les cycles de conception, ce qui nous impose de proposer des bibliothèques de blocs d'IP », explique Luc Burgun, président et CEO du français Emulation & Verification Engineering (EVE). « La vérification est une étape critique qui est souvent le déclencheur d'une adoption ESL. Les concepteurs sont toutefois plus intéressés par des solutions de simulation que des prototypes, les premières étant moins chères que les seconds », indique Ascension Vizinho-Coutry, responsable senior de l'équipe d'ingénieurs applicatifs chez l'américain The MathWorks. Que ce soit en interne ou pour fournir à leurs équipementiers, les industriels doivent transmettre aux équipes en charge du développement logiciel un minimum d'informations. Pour diverses raisons, les développeurs logiciels devaient attendre l'existence des premiers prototypes physiques – cartes d'évaluation développées une fois le code RTL d'un design disponible – pour pouvoir coder et valider leurs applications. Avec la prolifération des logiciels dans les systèmes embarqués, et leur complexité exponentielle, non seulement ces prototypes n'étaient plus assez rapides pour les applications visées et pas assez nombreux pour toutes les équipes, mais aussi et surtout ils n'étaient disponibles que bien trop tard dans le projet, ce qui imposait de compresser les temps d'intégration et de validation pour tenir les dates butoirs de mise sur le marché. « Le couplage des émulateurs ou des solutions de prototypage rapide à base de FPGA avec le niveau système réduit le temps de développement, en améliorant la qualité des décisions initiales et en évitant les itérations, et/ou accroît la qualité du développement au travers d'une exhaustivité étendue de l'exploration d'une conception », complète Lauro Rizzatti, directeur général et vice-président marketing de la filiale américaine de EVE. * cf lexique page 42 (1) Gary Smith est l'un des principaux analystes spécialisés du secteur. (2) Selon une enquête utilisateurs menée par la société. Un marché de 200 millions de dollars seulement « Le marché des solutions de conception ESL est très fragmenté. Aucune société n'a suffisamment de poids pour orienter les évolutions du marché », constate Francis Wiest, directeur des solutions stratégiques chez Synopsys. En termes de chiffre d'affaires, les outils de conception au niveau système ont représenté quelque 200 millions de dollars en 2008 selon l'EDAC (EDA Consortium). Bien qu'il affiche une croissance intéressante – il n'atteignait que 70 M$ en 2000 toujours selon l'EDAC – ce segment de marché est toutefois très loin des 1,6 milliard de dollars prévus par le cabinet d'études Gartner. Après une période au cours de laquelle les start-up se sont multipliées, une certaine consolidation est en cours ces derniers mois. Pour preuve, l'enchaînement des rachats annoncés : celui de l'activité de synthèse C de son compatriote Agility Design Solutions par l'américain Mentor Graphics, le rachat de l'activité des outils ESL du britannique Celoxica par l'américain Catalytic, les rachats de SpiraTech et de Summit Design par Mentor Graphics (pour les plus récents). Vers un flot automatisé entre système et implémentation Alors que les méthodologies de conception ESL (au niveau système) sont une mine de productivité pour la gestion de la complexité des systèmes sur une puce, il aurait été inconcevable que tous ces efforts soient réduits à néant, ou presque, lors du passage vers le flot d'implémentation matérielle. « Construire des modèles de haut niveau, afin de disposer d'un système modélisé et vérifié, pour ensuite écrire leur code RTL multiplie le travail par deux », rappelle Simon Napper, président et CEO de Synfora. « Elever le niveau d'abstraction sans conserver le lien avec l'implémentation fait également perdre beaucoup de temps en vérification », ajoute Ran Avinum, directeur du groupe marketing pour l'activité System Design and Verification de Cadence Design Systems. Sans aller jusqu'à fournir un flot direct et automatisé entre les plates-formes virtuelles et l'implémentation, voire le niveau des portes, une dizaine d'acteurs proposent des solutions de synthèse comportementale ou de haut niveau (HLS) : AutoESL Design Technologies, BlueSpec, CebaTech, ChipVision Design Systems, Forte Design Systems, Mentor Graphics, Nec, Synopsys, Synfora et The Mathworks. Le principe d'un outil de synthèse de haut niveau est simple : il interprète la description algorithmique d'un comportement (écrite en C/C++ ou SystemC) et génère le code HDL* synthétisable correspondant au comportement désiré. Premier avantage, l'obtention d'un code synthétisable d'une qualité égale, voire supérieure dans certains cas, à celle d'un code HDL créé manuellement, est accélérée. Il est également possible de tester différentes microarchitectures pour chaque bloc matériel en faisant varier les contraintes de synthèse sans modifier le code source ESL. Pour étendre les applications au-delà des DSP, pour lesquels elle a fait ses preuves, la synthèse de haut niveau doit encore s'étoffer avec l'ajout de types de données, l'accès simultané explicite, une hiérarchie structurelle, des logiques synchrone et asynchrone, etc. * cf lexique page 42 Les standards participent à l'accélération du déploiement des méthodologies ESL L'Open SystemC Initiative (OSCI), organisation à but non lucratif, indépendante et en charge de la promotion du langage au niveau système (ESL) SystemC, a développé le langage de description et de vérification SystemC pour élargir les possibilités du C++ en matière de modélisation matérielle et logicielle à un haut niveau d'abstraction. L'IEEE Standards Association a approuvé le langage de conception standard IEEE 1666-2005 en s'appuyant sur la version 2.1 du SystemC. L'OSCI travaille également sur des extensions analogiques/ mixtes (AMS) pour le langage SystemC. Il s'agit des premières définitions (version 1) pour la conception et la modélisation des systèmes analogiques et mixtes à des niveaux d'abstraction plus élevés. « Standard de fait, puis standard IEEE, le langage SystemC a pris une réelle envergure avec l'arrivée du TLM 2.0, le SystemC souffrant jusque-là d'un certain formalisme pour la création des modèles », explique Jean-Marie Saint-Paul, directeur européen pour les solutions front-end numériques et analogiques chez Mentor Graphics. La spécification TLM 1.0, publiée en 2006 par l'OSCI, décrivait les primitives qui définissent les mécanismes de communication entre modèles au niveau transactionnel, mécanismes à la base d'une création cohérente des protocoles de communication pour l'échange de données entre modèles. La spécification TLM 2.0 (voir EI n° 672 et Electronique n° 197) est une standardisation de l'interface d'un modèle écrit en SystemC, associée à une définition structurée des données échangées et du type de protocole utilisé. Le TLM assure désormais une interopérabilité élevée entre des modèles issus de fournisseurs différents. Dans le domaine de la description des propriétés intellectuelles au niveau système, The Spirit Consortium, organisation indépendante de droit américain, à but non lucratif et anciennement Spirit (voir EIH n° 584), s'est attaché à développer la spécification d'encapsulation des blocs d'IP IP-XACT, dont la version 1.5 est en cours de standardisation auprès de l'IEEE. Cette spécification, qui documente via un fichier XML les interfaces et les propriétés d'un bloc d'IP, ne permettait de décrire une propriété intellectuelle qu'au niveau RTL dans sa version 1.2. Avec la version 1.4, l'IP-XACT supporte les interfaces bidirectionnelles de type TLM à différents niveaux d'abstraction, ce qui autorise l'intégration de blocs d'IP d'origines diverses.

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