Couverture ElectroniqueS n°127

Dans sa course à davantage de confort et de sécurité, l'automobile arrive aujourd'hui à l'ère de l'aide à la conduite par le traitement vidéo. Un domaine qui impose à nos véhicules des performances de calcul accrues. A quand la trottinette à supercalculateur Cray ? Voici maintenant plusieurs années que les concepteurs d'automobiles pensent, réfléchissent et intègrent de nombreux dispositifs intelligents, pour aider les utilisateurs à conduire des véhicules de plus en plus aptes à réduire les statistiques des accidents de la route. Aujourd'hui, la tendance de ces moyens de réduction des risques consiste en l'ajout de fonctions d'assistance au pilotage. Avec ces équipements, concentrés de technologies de pointe, on voit la complexité des véhicules augmenter, les automobiles se dotant notamment de systèmes de radar, d'ultrasons et de détection par vision à base de caméra. Collectivement désignées sous le nom de systèmes d'aide à la conduite (ou Driver assistance par les Anglo-Saxons), ces technologies sont conçues pour aider le pilote à adopter une conduite sûre dans des conditions défavorables, ou lors de situations de trafic potentiellement dangereuses.La première génération de systèmes d'aide à la conduite est désormais disponible sur un certain nombre de véhicules en production. La majorité de ces systèmes fournissent au conducteur des images vidéo de l'environnement immédiat autour du véhicule. Les systèmes les plus répandus sont des systèmes d'aide au stationnement ou au recul, utilisant une caméra dirigée vers l'arrière du véhicule hôte et permettant d'afficher l'image sur l'écran d'un système de radio ou de navigation, ou sur un petit écran au tableau de bord.Une seconde génération de systèmes à base de caméras est en cours de développement et de test, avec un déploiement encore limité. En plus de fournir une image au conducteur, ces systèmes de seconde génération effectuent un traitement d'images et une analyse pour extraire l'information contenue dans le flux vidéo, et sont capables de caractériser et d'évaluer l'environnement du véhicule. Si un danger est avéré, l'automobiliste reçoit l'avertissement approprié.Au fur et à mesure que les ingénieurs acquièrent de l'expérience pratique dans la caractérisation de l'environnement du véhicule, comme le flot des usagers, les futures techniques d'aide à la conduite vont encore croître en complexité, devenir de plus en plus présentes et significatives pour influencer les choix des conducteurs, et contribuer à l'amélioration des performances des autres systèmes embarqués du véhicule. La figure 1 résume les différentes fonctions d'aide à la conduite actuelles et à venir.Des processeurs DSP dépassés par les évolutions technologiquesJusqu'ici, nous avons supposé un codage de 8 bits par pixel, qui convient très bien aux processeurs DSP à architecture 32 bits. Cependant, les nouveaux capteurs d'images en technologie Cmos ont généralement une résolution plus élevée, de 12 à 14 bits par point. Pour ce type de données, les quadruples SIMD à mots de 8 bits des architectures 32 bits sont moins pertinents et doivent être remplacés par des doubles SIMD à mots de 16 bits, avec lesquels le facteur de parallélisme n'est plus que de 2. Par conséquent, les performances de pointe se dégradent de manière significative, car davantage de cycles d'horloge sont nécessaires pour calculer un MAE. Le tableau III montre ce que pourrait être le pseudo-code assembleur du calcul SAD sur le DSP-CPU VLIW de TI, en utilisant des instructions pour des mots de 16 bits, en considérant que la latence est correcte et que le slot fonctionnel est capable de fournir de telles instructions. Au bout du compte, huit cycles sont nécessaires pour un bloc 4 x 4, tandis qu'il faut respectivement 10 ou 12 cycles, pour deux ou trois blocs traités en parallèle. Les performances de pointe correspondantes sont alors de 75 MMAE/s, de 120 MMAE/s, et de 150 MMAE/s. Toutes ces valeurs sont inférieures à celles obtenues avec des instructions pour des mots de 8 bits.Pour combler l'écart de puissance de traitement entre les circuits Spartan-3 et Virtex-4, le constructeur de FPGA Xilinx a mis sur le marché les versions 3A-DSP 1800A et 3A-DSP 3400A du Spartan. Ces circuits comportent une version modifiée des tranches DSP48 que l'on trouve dans les Virtex-4. En outre, ils disposent de davantage de mémoire embarquée (blocs Ram) sur le silicium. Ces deux améliorations les rendent viables pour l'intégration à des systèmes automobiles d'aide à la conduite, notamment dans les applications de vision énoncées précédemment.La photo ci-dessus illustre un calcul SAD pour un quadruplet de pixels 12 bits, sur la base d'un FPGA Spartan-3A DSP 1800. Les ressources nécessaires sont de 121 « tranches » (ou slices dans le jargon de Xilinx), soit 236 LUT, ou tables de correspondances, et 140 flip-flops ou bascules. En reproduisant cette structure quatre fois et en ajoutant les résultats partiels, on obtient l'arrangement pour un bloc 4 x 4, qui nécessite 508 slices (990 bascules et 606 tables de correspondances) avec un débit unitaire (ce qui signifie qu'à chaque cycle d'horloge, on peut entamer le calcul d'un nouveau MAE) et une latence de sept cycles. En utilisant une horloge à 150 MHz (à comparer aux 250 MHz maximum que peut atteindre le circuit), il suffirait de deux structures parallèles occupant approximativement 6 % de la surface du circuit pour obtenir une performance de 300 MMAE/s, et répondre au cahier des charges de 250 MMAE/s de notre cas d'école.Ceci laisse suffisamment de ressources disponibles pour implanter d'autres fonctions de traitement d'images, de routage de données, d'interfaces mémoire et un processeur « soft » 32 bits pour le traitement séquentiel et les communications externes. Pour référence, en n'utilisant que 70 % du FPGA à seulement 150 MHz, le Spartan 3A-DSP 1800A est capable de traiter jusqu'à 23 blocs en parallèle (70 % x 16 640 slices / (508 slices/bloc) 23 blocs). Ceci équivaut à une performance maximale d'environ 3,5 GMAE/s, soit approximativement 25 fois plus que la performance maximale d'un CPU-DSP TI à 600 MHz.Nous sommes restés très modestes s'agissant de la fréquence d'horloge estimée du FPGA (150 contre 250 MHz), ainsi que sur les dimensions de la zone de recherche de mouvement (plus la zone de recherche est grande, plus le nombre de MAEs à calculer est élevé). Une zone de recherche 30 x 30, par exemple, demanderait 609 MMAE/s, bien au-delà de la capacité d'un processeur DSP VLIW, mais n'utiliserait que 12 % des slices du circuit Spartan 3A-DSP 1800A. Finalement, dans l'implantation MAE nous n'avons pas utilisé tous les MAC DSP48 : nous estimons que la MAE d'un bloc 4 x 4 de données 12 bits devrait occuper 400 slices (782 flip-flops et 400 LUT) et quatre DSP48, en remplaçant l'arbre additionneur d'une centaine de slices par quatre DSP48.

Les FPGA s’affûtent pour s’emparer des systèmes d’assistance au pilotage

Couverture ElectroniqueS n°127

IBM grave les premières puces en 2 nm en abandonnant les FinFET

Zeta, le protocole LPWAN made in China, arrive en Europe

Harting invente le connecteur électronique sur mesure

Les FPGA s’affûtent pour s’emparer des systèmes d’assistance au pilotage

Dans la même rubrique

Couverture ElectroniqueS n°127

IBM grave les premières puces en 2 nm en abandonnant les FinFET

Zeta, le protocole LPWAN made in China, arrive en Europe

Harting invente le connecteur électronique sur mesure