Couverture ElectroniqueS n°127

La jeune pousse fabless américaine Achronix Semiconductor introduit sa première famille de FPGA, des circuits qui, avec une fréquence de fonctionnement de 1,5 GHz, se distinguent par leur rapidité, au moins trois fois supérieure à celle des FPGA les plus véloces aujourd'hui disponibles sur le marché. « Notre principale différence c'est… de ne pas être différents », a lancé non sans humour John Holt, cofondateur et CEO d'Achronix Semiconductor lors d'une conférence d'introduction de cette jeune pousse fabless qui s'attaque au marché des FPGA. Pour réussir dans une arène où la concurrence est rude, la société, qui a été fondée en 2004 et qui s'appuie sur des travaux de recherche menés à l'université de Cornell aux Etats-Unis, mise sur la rapidité. « Car nous n'avons pas l'intention de nous attaquer de front à Altera ou Xilinx », explique John Holt. Appelée Speedster, la première famille de FPGA d'Achronix se distingue de fait par… sa rapidité. Ces FPGA à Sram en technologie Cmos 65 nm (la technologie standard de TSMC) sont en effet caractérisés par une fréquence de fonctionnement maximale de 1,5 GHz, trois fois supérieure à celle du plus rapide des FPGA équivalents du marché, selon John Holt. Le secret d'un tel tour de force est à rechercher dans les couches internes du circuit. « Mais l'utilisateur n'a pas besoin de le connaître, car nous ne voulons pas le forcer à penser comme nous », précise Youssef Khalilollahi, vice-président du marketing d'Achronix. En tout cas, le réseau de portes lui-même est tout ce qu'il y a de plus classique et se personnalise avec les outils de CAO existants (Synplicity, Mentor, Synopsys, Aldec…). Les circuits Speedster se distinguent également par l'intégration de SerDes* à 10,375 Gbit/s et de contrôleurs DDR3/DDR2 à 1 066 Mbit/s. Premier membre de la famille, le SPD60 à 47 040 blocs logiques de type LUT en intègre respectivement 20 et 4. Il héberge également de la mémoire Ram (par blocs de 1 Kbit, 18 Kbits et distribuée), 98 multiplieurs 18 x 18 et 5 SerDes à 5 Gbit/s. Sa consommation se situe entre 20 W à 40 W selon la configuration. Le circuit est actuellement échantillonné avec le kit de développement associé et une carte d'évaluation. Le prix en volume sera compris entre 1 500 et 2 000 dollars. Côté support et aide à la conception, Achronix travaille avec des sociétés tierces pour le développement et la fourniture de blocs d'IP et c&oelig;urs logiciels*, sociétés parmi lesquelles figure notamment le français Cortus pour son c&oelig;ur de processeur 32 bits (voir par exemple EI n° 622). Asynchrone en interne, synchrone en périphérieAchronix met en &oelig;uvre une technologie de logique asynchrone appelée picoPIPE, sur laquelle il a déposé 25 brevets. « Cette technologie peut s'appliquer à tout type de circuit logique et est destinée à effacer la barrière fondamentale qu'est en train d'atteindre la logique synchrone traditionnelle », explique John Holt. Analogue dans son fonctionnement à la technologie pipeline bien connue des fabricants et utilisateurs de processeurs (le SPD60 intègre 3,4 millions d'éléments pipeline), picoPIPE est utilisée aussi bien pour la logique (pour implanter des fonctions matérielles synchrones), que pour le routage des interconnexions internes. En conséquence, les fichiers RTL n'ont pas à être adaptés à la technologie. A noter que les E/S restent, elles, synchrones pour garantir la compatibilité avec l'existant. Dans la pratique, c'est la combinaison du pipeline et de l'utilisation de jetons de données(*) qui permet non seulement de transférer les données plus rapidement, mais également de transférer plus d'une donnée à la fois, et donc d'augmenter sensiblement les performances. Pour résumer, tout se passe comme s'il n'y avait toujours qu'un seul niveau logique. Le temps de latence reste toutefois identique à celui des autres FPGA. Avec la famille Speedster, Achronix s'est donné comme objectif de remplacer les circuits spécifiques et standards dédiés (ASSP) sur les marchés des télécommunications, des réseaux, du test et de la mesure, de la sécurité et de l'informatique à très hautes performances. Des marchés suffisamment importants pour permettre à la jeune pousse de réussir, selon John Holt. « Pour réussir sur le marché de la logique programmable, il faut être capable de générer un chiffre d'affaires annuel substantiel », nous a toutefois affirmé de son côté John Daane, président et CEO d'Altera. Achronix, qui emploie 75 personnes dans le monde dont 80 % à San José (Californie), là où est situé son siège social, est représenté en France par IC Business Development. * cf lexique page 54(*) En logique classique, un jeton de données correspond à une valeur logique à un front d'horloge, autrement dit les données sont toujours présentes mais ne sont validées et donc transmises que lorsque le front d'horloge atteint l'élément de stockage des données. Au contraire dans la technologie d'Achronix, un jeton est affecté à chacune des données et peut donc être considéré comme la fusion des deux. 48 liens à 6,5 Gbit/s pour les applications Ethernet 100 GbitSans aller aussi haut en fréquence, le numéro un mondial de la logique programmable s'intéresse lui aussi aux applications demandeuses de hauts débits de données.Xilinx vient ainsi de compléter sa famille de FPGA en technologie Cmos 65 nm, Virtex 5 avec une cinquième plate-forme appelée TXT. Cette plate-forme se distingue des précédentes par l'intégration sur la puce d'un grand nombre de liens séries à haut débit. Elle est en fait composée de deux circuits en intégrant respectivement 48 et 40. Pour le reste elle s'appuie sur la famille FXT introduite au printemps dernier (voir par exemple EI n° 667). Mais alors que cette dernière intégrait un maximum de 24 émetteurs-récepteurs GTX à 6,5 Gbit/s sur un côté de la puce, la TXT comprend une deuxième rangée sur l'autre côté de la puce.Les Virtex 5 TXT seront échantillonnés au mois de décembre avec une production de volume à la fin du premier trimestre 2009. Les prix démarreront à 500 dollars pour 5 000 pièces pour le modèle à 40 liens.

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