Couverture ElectroniqueS n°127

Chaque technologie de circuit intégré introduit de nouveaux effets physiques. C'est le cas lors du passage à des procédés 0,13 µm et, a fortiori, 90 nm. Il devient, par conséquent, indispensable de modifier la méthode de conception des Asic à géométrie fixe. Ce qu'a fait Motorola, à l'aide d'outils Cadence : prototypage virtuel, réduction de la diaphonie et analyse de la consommation dynamique sont à l'ordre du jour. En 2003, le nombre de circuits intégrés réalisés en technologie 0,18 µm a dépassé le nombre de ceux réalisés en 0,25 µm. La société d'étude de marché IBS estime que, pour cette même année, 70 conceptions ont été réalisées en 90 nm, 600 en 130 nm et environ 4 000 en 180 nm. D'ores et déjà, les premiers circuits intégrés en 90 nm sont disponibles et les leaders du semiconducteur travaillent déjà sur les procédés à 65 nm et en deçà. Ces nouvelles technologies permettent, on le sait, de placer beaucoup plus de portes sur une puce unique. Le problème est qu'il faut les intégrer dans le même laps de temps que les anciennes générations de circuits. Ce qui oblige à réfléchir à de nouvelles méthodes de conception, car cette évolution des procédés de fabrication impose de tenir compte d'effets physiques fondamentaux, déjà connus, mais dont l'impact sur les technologies précédentes était encore négligeable. On peut citer par exemple les couplages affectant l'intégrité des signaux, les chutes de potentiels dans les alimentations ou la prédominance des délais d'interconnexion entre portes. Or, toujours d'après IBS, chaque nouveau procédé nécessite un gain de productivité d'un facteur 10, pour faire face à l'augmentation de la complexité et à l'influence des parasites. Dans le passé, l'industrie du semiconducteur a massivement investi dans le développement de nouvelles technologies et peu dans la productivité de conception. Or pour les procédés en 90 nm, une itération en fabrication coûte plus d'un million de dollars.Pour respecter les plannings serrés, les équipes de conception doivent donc limiter au maximum ces itérations au sein d'un flot de conception, car elles retardent la date d'introduction des produits avec des conséquences importantes sur le revenu des fabricants.L'ampleur de ces exigences nouvelles pour les technologies les plus récentes requiert donc le développement de flots complètement nouveaux. Toutefois, les processus de conception sont profondément ancrés à l'expérience accumulée. Valoriser cet acquis signifie bâtir sur les techniques existantes tout en les améliorant par de nouveaux outils et méthodes. En vue du passage à des conceptions en 90 nm, des travaux de réévaluation des méthodologies de travail ont été réalisés au sein du centre de conception de Motorola à Munich, en étroite collaboration avec Cadence Design Systems. Ils ont porté en particulier sur plusieurs circuits intégrés dotés d'une dizaine de millions de transistors chacun dont 20 à 60 % de mémoires, fonctionnant entre 50 et 250 MHz et comportant de 100 à 250 broches.La grille de distribution d'alimentation, un point cléLa diminution des géométries de fabrication induit un autre problème, non négligeable : l'électromigration. En effet, la consommation unitaire de chaque porte diminue moins rapidement que n'augmentent le nombre de portes et la dissipation des circuits. Moyennant quoi, la densité de courant dans les circuits nanométriques s'accroît et, de ce fait, menace d'atteindre des valeurs où apparaissent des phénomènes de surchauffe et de destruction des conducteurs (c'est le phénomène d'électro-migration). Cet effet physique devient un élément majeur de la fiabilité des circuits intégrés nanométriques, car il affecte à la fois les signaux et la distribution d'alimentation.Cet effet est encore renforcé par le fait que la résistance des fils augmente à cause de la réduction de leur section. Il est aggravé dans le cas des technologies nanométriques par l'augmentation des courants de fuite, qui nécessite l'analyse de la consommation dynamique en plus de la consommation statique. Certes, ces effets ne sont pas nouveaux, mais pour des technologies précédentes, au-dessus de 0,18 µm, ils pouvaient être négligés.Conséquence, l'analyse de la distribution des alimentations ne doit plus être considérée comme un outil de vérification finale. Au contraire, cette analyse doit être effectuée tout au long de l'implémentation, car elle a un impact significatif lors de l'opération de floorplanning (photo B). Pour le concepteur la question qui se pose est : où puis-je placer mes blocs sans causer de problèmes d'alimentation ?Une des difficultés principales est la détermination de la consommation statique et dynamique. Un SoC complexe ne peut plus être vu comme une entité, mais être divisé hiérarchiquement en collaboration avec les auteurs du code RTL. Pour l'analyse statique, il est souvent suffisant d'assigner une valeur par bloc ou par région en fonction de la fréquence d'horloge et de la surface considérée. Pour l'analyse dynamique en revanche, il convient pour chaque portion du circuit de déterminer le vecteur qui occasionnera la pire consommation, ce que peu d'outils à ce jour savent faire.Pour diminuer les problèmes de résistance des fils et donc les problèmes de chute de tension, l'utilisation du cuivre est une piste intéressante. Mais ce n'est pas la panacée, car l'emploi de ce matériau complique la distribution des courants. En effet, dans un procédé cuivre, la première rangée d'une matrice de contacts conduit la plus grande partie du courant, les autres rangées étant plus ou moins des contacts de rechange. Comme cette rangée ne peut bien évidemment supporter n'importe quel pic de courant, il faut dans ce cas imposer des valeurs limites à la densité maximale de courant admissible, ce qui complique la conception.Dans le cas de notre circuit en 0,13 µm, nous avons fixé une limite à 10 % pour la chute de tension. Dans cette technologie, les valeurs des résistances et des densités de courant limites admissibles varient pour chaque niveau de métal et de contacts. La grille d'alimentation a été conçue et analysée sur cette base.Concernant ces problèmes d'alimentation, une partie des difficultés rencontrées provient aussi des méthodologies mises en place pour des procédés antérieurs. Par exemple, dans notre circuit, l'analyse des blocs entourés d'anneaux d'alimentation, auxquels les rangées de cellules standard sont connectées, a montré que c'était les connexions internes des mémoires (conçue antérieurement) qui étaient trop stressées par l'environnement. A cette étape de la conception, il est donc préférable d'éviter de véhiculer du courant supplémentaire à travers des blocs critiques comme les mémoires, afin de leur permettre de fonctionner suivant leur spécification. Ce résultat montre que les gros blocs mémoire (Ram, Rom…) doivent être modélisés et inclus dans l'analyse des alimentations pour obtenir un résultat correct. Car dans notre cas, la distribution d'alimentation n'est pas optimisée uniquement en raison de la distribution des blocs qui font fait écran vis-à-vis de l'alimentation (photo C).(*) Au cours de la fabrication d'un circuit, les différents niveaux d'interconnexion sont réalisés successivement, les connexions inachevées se comportant comme des antennes qui accumulent des charges jusqu'à détruire les transistors qui leur sont connectés. Une des techniques de prévention consiste à limiter la longueur des segments entre chaque niveau, ce qui a pour conséquence annexe de limiter la diaphonie.Frank Lenke, MotorolaFrank Lenke est responsable du développement des circuits de Motorola (division Broadband & Entertainment Solutions) à Munich. Titulaire d'un doctorat en électronique de l'université de Dresde, il travaille à partir de 1990 pour Motorola et Infineon pour la conception d'Asic. Cet article a été écrit en collaboration avec Robert Schweiger, directeur marketing technique chez Cadence Design Systems Europe.Vers le 90 nm…La qualité d'une conception dépend dans une large mesure de la maîtrise des outils et du flot. Il n'est donc pas souhaitable de remplacer toute la chaîne en une seule fois. La plate-forme FirstEncounter couvre toutes les étapes de la conception, de la synthèse au layout, ce qui permet l'introduction parallèle et progressive du nouveau flot. La vérification de référence a été dans notre cas réalisée avec nos outils existants, ce qui fait que la conception a été significativement accélérée sans l'incertitude introduite par l'adoption de nouveaux outils. Ainsi certaines fonctionnalités de l'outil ont été introduites, pour les circuits 0,18 µm ou 0,13 µm, pour lesquels les concepteurs ont utilisé le routage et l'extraction rapide au sein du flot standard existant. Dans la prochaine étape, lors de la transition vers un procédé 90 nm, les points suivants devront être adressés par l'outil : maîtrise de la complexité, support complet de la hiérarchie (du RTL au routage), prise en compte globale des interactions entre la convergence de timing, la diaphonie et les chutes de tension d'alimentation. D'ores et déjà, nous avons testé un nouveau routeur, dit « graph-based », spécialement développé pour supporter les contraintes des technologies 90 nm et qui prend en compte l'intégrité des signaux pendant le routage. Cette technologie autorise en outre le routage de conceptions hiérarchiques en respectant une grille variable, ce qui permet de trouver des chemins disponibles plus rapidement que les routeurs traditionnels dit « grid-based ».

Les circuits intégrés en 0,13 µm et 90 nm ont besoin d’unprototype virtuel

Couverture ElectroniqueS n°127

IBM grave les premières puces en 2 nm en abandonnant les FinFET

Zeta, le protocole LPWAN made in China, arrive en Europe

Harting invente le connecteur électronique sur mesure

Les circuits intégrés en 0,13 µm et 90 nm ont besoin d’unprototype virtuel

Dans la même rubrique

Couverture ElectroniqueS n°127

IBM grave les premières puces en 2 nm en abandonnant les FinFET

Zeta, le protocole LPWAN made in China, arrive en Europe

Harting invente le connecteur électronique sur mesure