Couverture ElectroniqueS n°127

L'IEEE 1149.7, évolution majeure du vénérable IEEE 1149.1, doit être ratifié en janvier 2009. D'ores et déjà, la société IPextreme propose un bloc IP synthétisable de cette technologie, issue de développements internes chez Texas Instruments. Développé par le Joint test action group en 1985, puis ratifié par l'IEEE en 1990, le standard IEEE 1149.1 a été initialement développé pour le test de cartes, sur lesquelles il devenait impossible de connecter physiquement des sondes d'analyse. Souvent appelé Jtag(*), ce standard s'est depuis très largement répandu, non seulement pour son objectif initial, mais aussi pour fournir un accès à des sous-blocs de circuits intégrés ou pour le débogage de systèmes embarqués.Il y a trois ans, sous l'impulsion du MIPI (Mobile industry processor interface), des travaux ont débuté afin d'aller au-delà du Jtag traditionnel et ses quatre connexions pour chercher des techniques de débogage utilisant un nombre limité de broches. A partir de ces premières réflexions, Texas Instruments a fait une proposition à l'IEEE qui l'a aujourd'hui standardisée sous l'intitulé d'IEEE 1149.7, norme appelée communément « compact Jtag » (ou cJtag).Une précision d'abord, l'IEEE 1149.7 qui adresse avant tout, du moins pour le moment, le test des circuits intégrés, n'est pas destiné à remplacer son aîné, mais à le compléter en offrant un ensemble conséquent de nouvelles possibilités. D'ailleurs, il sera tout à fait possible de mixer dans un circuit des sous-ensembles configurés selon l'IEEE 1149.1 avec d'autres conçus pour l'IEEE 1149.7.Organisée sous la forme d'un groupe de six classes, que l'on peut ou non implémenter, l'IEEE 1149.7 apporte quatre grandes innovations. La première porte sur la possibilité de contourner, si on le souhaite, certaines parties du circuit pour accéder à celles que l'on souhaite tester. Une opération impossible à réaliser avec l'IEEE 1149.1 dans laquelle les ports d'accès au test (les contrôleurs TAP) sont chaînés entre eux, en série. Cette approche devrait notamment réduire considérablement les temps de test des c&oelig;urs IP, dans le cas par exemple des SoC multic&oelig;urs.Deuxième innovation, l'IEEE 1149.7 dispose d'un mécanisme de contrôle de la consommation de la logique de test, avec quatre états disponibles, alors que l'IEEE 1149.1 impose que le circuit soit alimenté ou non. Cette fonctionnalité rend l'IEEE 1149.7 apte à être inséré dans les circuits de dernières générations qui utilisent divers mécanismes de réduction de la consommation. Troisième point important, le compact Jtag autorise une organisation de la chaîne de test avec une topologie en étoile, alors que l'IEEE 1149.1 ne supporte qu'une topologie traditionnelle en série.Enfin, l'IEEE 1149.7, et c'est là son dessein original, permet si on le souhaite de n'utiliser que deux broches au lieu des quatre du Jtag traditionnel, avec en prime un nouveau format de scan apte à mettre en &oelig;uvre des transactions optimisées. Ces deux fils supportent les signaux d'horloge, de contrôle ainsi que les données d'E/S, y compris les données et signaux d'instrumentation. Cette caractéristique, associée à la possibilité de construire une topologie en étoile devrait grandement faciliter la conception de chaînes de test pour les circuits en 3D, notamment les SiP (System in packages) ou les MCM (Multi chip modules).Les blocs IP et les outils sont déjà présentsUne des particularités de cette standardisation est qu'avant même la ratification définitive de la norme, la technologie est d'ores et déjà disponible sur le marché. Ainsi, la société IPextreme, qui s'est fait une spécialité de rendre accessible et de commercialiser des blocs IP issus du savoir-faire des fabricants de semiconducteurs, propose le fichier RTL synthétisable enVerilog appelé cJtag-IEEE 1149.7 IP Core qui provient de Texas Instruments (figure). Ce bloc IP de 2 500 à 10 000 portes, validé au niveau du silicium par TI, est fourni comme tous les produits d'IPextreme avec une documentation détaillée, des fichiers de test et de vérification, des scripts pour la simulation et la synthèse, ainsi que le support des outils de CAO les plus couramment utilisés. Le prix de licence de ce bloc IP est annoncé à 75 000 $ par IPextreme.Au-delà de l'implantation physique de l'IEEE 1149.7, un écosystème est en train de se créer très rapidement autour de cette technologie. Ainsi, d'ores et déjà le compact Jtag est supporté par des sociétés comme Globetech, Asset Intertech ou encore Lauterbach qui proposent des outils de test et de débogage au niveau circuit.De leur côté, les fabricants de semiconducteurs Freescale, Intel et STMicroelectronics ont annoncé qu'ils supportaient le nouveau standard et qu'ils allaient l'implanter au sein de leurs circuits, lui assurant ainsi un avenir certain. Enfin signalons que le MIPI recommande l'utilisation de l'IEEE 1149.7 dans ses propres spécifications, et que l'organisation Nexus, qui travaille sur une interface de débogage standard (IEEE 5001) va se conformer à l'IEEE 1149.7.(*) L'IEEE 1149.1 définit notamment le TAP (Test Access Port) avec ses quatre broches associées (TMS, Test Mode Select ; TCK, Test Clock ; TDI, Test Data In et TDO, Test Data Out) ainsi que l'architecture Boundary Scan qui permet de créer une structure physique de test et de débogage pour un circuit imprimé ou un sous-système d'un circuit intégré.

Le Jtag « compact » a déjà son bloc IP synthétisable

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