Couverture ElectroniqueS n°127

Le projet européen Sprint, qui s'achève ce mois-ci, a dégagé des pistes d'avenir quant à l'amélioration de la productivité de l'assemblage de blocs IP pour la conception d'un SoC. Meilleure influence des Européens face aux évolutions des standards et coopération accrue entre fabricants de SoC, fournisseurs d'IP et éditeurs d'outils sont des acquis de ce projet. Chez les grandes sociétés du semiconducteur, deux tendances fortes sous-tendent depuis quelques années la plupart des travaux d'évolution de leurs flots conception de SoC : d'une part, la nécessaire réflexion vers des méthodes de conception du circuit au niveau système, au-dessus du RTL ; d'autre part, la non moins nécessaire réflexion sur l'amélioration des méthodes d'intégration des blocs IP, propriétaires ou issus de tierces parties, dans un SoC. Or, sur ces deux aspects, les standards jouent un rôle de premier ordre car ils permettent de diminuer les temps de développement en garantissant une meilleure interopérabilité entre blocs IP, aux niveaux structurel et fonctionnel. Une interopérabilité qui favorise ainsi la mise en &oelig;uvre de méthodes optimisées de conception, de simulation et d'assemblage de ces blocs. Deux groupes de standards sont incontournables sur ce domaine d'activité : ceux pilotés par l'Osci (Open SystemC Initiative), en particulier la spécification TLM, et ceux développés par le consortium Spirit, notamment la spécification IP-XACT. Rappelons que le TLM (Transaction level modeling) porte sur les mécanismes de base pour la communication entre modèles au niveau transaction (c'est le TLM 1.0), et sur les mécanismes qui permettent par la suite de créer de manière cohérente des protocoles de communication indispensables à l'échange de données entre modèles (c'est le TLM 2.0). De son côté, la spécification IP-XACT a trait à la manière de décrire un bloc IP, au niveau de ses interfaces, afin de faciliter leur manipulation par n'importe quel outil et leur intégration plus ou moins automatisée dans des plates-formes d'assemblage d'IP pour la conception d'un SoC. Reste que l'avancement de ces standards est soumis à différents aléas dans le temps, liés à des désaccords sur les orientations techniques ainsi qu'aux rapports de forces entre participants, chacun tentant via les normes d'imposer sa solution et d'étendre son influence sur le domaine concerné. C'est justement pour ne pas être dépendant du rythme propre aux mouvements de standardisation, pour lesquels il n'existe aucune garantie de résultats au moment du démarrage de leurs travaux, que, sous l'impulsion des trois grands fabricants européens de semiconducteurs, Infineon, NXP et STMicroelectronics, l'idée du projet Sprint a pris forme. Initié en 2005, démarrant de manière effective en février 2006, Sprint, financé pour une partie par la communauté européenne et pour une autre par les acteurs du projet, avait pour objectif d'examiner les potentiels d'amélioration de la productivité de la conception d'un SoC en mettent en &oelig;uvre les outils, méthodes et standards existants. En particulier ceux conduits sous l'égide de l'Osci et du consortium Spirit. L'idée sous-jacente étant, via une coopération étroite entre partenaires (*), d'analyser les principaux problèmes rencontrés dans les flots d'intégration de blocs IP issus de tierces parties et de proposer des améliorations aux standards existants. Aujourd'hui, le projet européen Sprint arrive à son terme, et il est possible d'en tirer un premier bilan. Des résultats concrets D'un point de vue technologique, les membres de Sprint ont aussi pu mesurer les progrès accomplis lors de ces travaux. Notamment en termes d'amélioration de la productivité d'un flot, un des objectifs affichés au départ du projet (figure 1). Pour ce faire des démonstrateurs constitués d'une plate-forme d'intégration d'un SoC et d'une dizaine de blocs IP ont été mis sur pied. On y trouve entre autres des sous-systèmes à base de processeurs double c&oelig;urs d'Infineon, des sous-systèmes à base de SH4 et d'un bus de communication ST Bus de STMicrolectronics, un sous-système à base d'Arm 11 de NXP, un bloc IP USB d'Evatronix, des systèmes d'interconnexion Amba d'Arm, la plate-forme d'intégration d'IP Magillem… Le travail d'intégration a été réalisé en début de projet, avec l'état de l'art de l'époque, et le même travail a été refait au final, en y intégrant les acquis au niveau des standards (TLM 2.0 et IP-XACT 1.4) et les méthodes développées au fur et à mesure de l'avancement des travaux. Mesurés sur plusieurs dizaines de tâches spécifiques, les résultats ont montré un facteur d'amélioration de l'ordre de 10 en termes de temps d'intégration des blocs IP. Autre métrique mise en place, celle qui a trait à la simulation de modèles écrits en SystemC au niveau TLM. Là aussi, des gains significatifs ont été constatés entre le début du projet et la fin, avec des gains d'un facteur 500 en termes de vitesse de simulation d'une plate-forme d'un SoC avec des blocs IP issus de tierces parties intégrés. Au-delà de ces aspects liés à la productivité d'un flot de conception et d'assemblage de blocs IP dans un SoC, d'autres enseignements porteurs d'avenir ont pu se dégager. Ainsi, pour la description d'un SoC au niveau des spécifications, la mise en &oelig;uvre du langage UML, via des profils adaptés, a fait de gros progrès. « Nous sommes arrivés à un stade avancé sur ce sujet, précise Alain Clouard et nous ne sommes pas si éloignés que cela d'une démarche de normalisation concernant cette question. » L'idée serait in fine d'avoir un flot complet qui partirait d'une description en UML, suivie d'une transformation plus ou moins automatisée vers un modèle en SystemC au niveau TLM (figure 2). Avec dans le même temps des blocs écrits en langage C pour des algorithmes de traitement de données, ces derniers étant associés à des outils de synthèse automatique vers le RTL (de telles solutions sont d'ores et déjà proposées par des sociétés comme Mentor, Forte ou Synfora). D'un point de vue plus pragmatique, Sprint a aussi permis d'aborder le problème du débogage du logiciel embarqué dans un SoC et, plus spécifiquement, des interfaces standard à mettre en place pour que des outils de débogage, comme ceux de l'allemand Lauterbach (qui participe au projet Sprint), puissent se connecter sans difficultés aux plates-formes de conception des SoC au niveau système. Un groupe de travail au sein du consortium Spirit a été créé pour faire avancer ce sujet en s'appuyant sur les travaux issus du projet Sprint. D'autres sujets enfin sont plus difficiles et nécessiteront des travaux supplémentaires. Il en est ainsi du problème de l'impact sur une étude d'architecture de SoC de l'intégration d'un nouveau bloc IP. L'idée ici est de parvenir à définir des interfaces et des mécanismes de communication, qui permettraient de « cacher » à un bloc IP en phase d'intégration les détails de l'architecture sous-jacente du SoC. Ou bien encore de la question de la réutilisation des testbenchs délivrés par les fournisseurs de propriété intellectuelle dans la définition générale du test du SoC avec ses blocs IP. Ici on touche à des problématiques purement logicielles (avec la notion d'API standard), qui devraient faire l'objet de prochains projets de programmes de recherche collaboratif au niveau européen.

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