Couverture ElectroniqueS n°127

Sous le vocable Eclypse, Synopsys propose à tous les concepteurs un ensemble identifié de techniques, d'outils et de méthodes destinés à limiter la consommation des circuits tout au long d'un flot de conception. Aujourd'hui, la quasi-totalité des concepteurs, qu'ils travaillent sur des technologies 90, 65 ou 45 nm, est concernée par les techniques de conception visant à limiter la consommation du circuit. Certaines de ces technologies, comme la division du composant en plusieurs îlots d'alimentation ou le « clock gating » (déclenchement optimisé de signaux d'horloge), sont d'ores et déjà largement utilisées. D'autres, comme le « power gating » (coupure sélective d'une alimentation via l'utilisation de commutateurs à seuils multiples MTCmos, pour Multi-threshold Cmos) ou la polarisation de substrats (boby biasing), sont en cours d'adoption. D'autres enfin, comme le DVFS (Dynamic voltage and frequency scaling, ou gestion dynamique des tensions et fréquence sur plusieurs îlots d'alimentation circuit), sont l'apanage d'équipes travaillant sur des puces avancées en technologie 65 ou 45 nm. Une des problématiques actuelles des éditeurs d'outils de CAO est donc de rendre accessible, de manière simple et la plus automatisée possible, l'ensemble de ces techniques à différents niveaux d'intervention dans un flot de conception.C'est l'objectif que se donne Synopsys, avec sa solution baptisée du nom marketing d'Eclypse, qui consiste à mettre à disposition, sous une forme cohérente, un ensemble de technologies, certaines déjà utilisées auparavant, d'autres issues de récents rachats, comme celui de la société ArchPro, d'autres enfin entièrement nouvelles. Le tout sous la tutelle unificatrice du format de description UPF (Unified power format) qui présente, sous la forme de scripts, les intentions du concepteur concernant la consommation, ainsi que les contraintes inhérentes à sa gestion (*).Ainsi, l'analyseur de code statique (checker) MVRC, le moteur de simulation dynamique « multitension » MVSIM (tous deux issus d'ArchPro), les simulateurs VCS et HSIM, la plate-forme de développement pour logiciel embarqué Innovator (issue du rachat de Virtio), les outils de synthèse Design Compiler et IC Compiler, la solution de test DFT MAX, l'analyseur de délai statique PrimeTime, ainsi que les blocs IP de la bibliothèque DesignWare supportent désormais de manière native le format UPF.Des horloges qui consomment moinsParmi les techniques proposées au sein de la solution Eclypse pour réduire la consommation d'un circuit, trois sont entièrement nouvelles. La première porte sur la synthèse de l'arbre d'horloge. Intégrée au sein de l'outil de synthèse DC Compiler, cette technologie assure une topologie optimisée de l'arbre d'horloge en réalisant un compromis automatique entre les aspects consommation et décalage d'horloge (clock skew), parfois antinomiques, tout en tenant compte de la consommation globale de l'arbre, ainsi que de la surface qu'il occupe. Pour ce faire, l'outil met à profit une technique originale d'équilibrage des logiques de « clok gating », qui sont automatiquement insérées à plusieurs niveaux dans l'arbre d'horloge, afin de minimiser les décalages dans les temps de propagation des signaux d'horloge.D'autre part, au sein de l'outil de synthèse physique IC Compiler, les algorithmes de placement de l'arbre lui-même ont été optimisés afin de réduire sa consommation. Et ce, via des techniques de regroupement de registres (cluster) à proximité de mémoires tampons d'horloge (clock buffer), ou de raccourcissement de chemins à très haute activité. La deuxième nouveauté, toujours au sein d'IC Compiler, porte sur le choix de la meilleure option concernant les commutateurs d'alimentation (power switches). Il s'agit ici de trouver le meilleur compromis entre suffisamment de commutateurs, ce qui limite les phénomènes de chute de tension sur le circuit, et pas trop pour ne pas augmenter la surface du circuit et sa consommation. Selon Synopsys, cette génération automatique d'options, suivie de l'implantation optimisée des « power switches » pour l'architecture retenue, permet de réaliser, selon les cas, des gains de 5 à 20 % en termes de consommation.Enfin, la troisième technologie introduite par Synopsys a trait à l'insertion automatique d'assertions au sein du code RTL, à partir notamment de la lecture des fichiers UPF, pour la vérification et la couverture de test des aspects consommation. En partie issues du savoir-faire d'ArchPro, ces assertions permettent par exemple, lors de la simulation, de vérifier des violations dans les phases de transition de tension, de surveiller les activités de coupure/déclenchement des alimentations (le power gating), ou de protéger d'éventuelles corruptions dans les valeurs de sortie des cellules de protection des îlots d'alimentation.Au-delà, signalons que, pour mieux supporter et diffuser ces méthodologies, Synopsys publie conjointement avec Arm l'ouvrage Low power methodology manual, qui fournit des exemples concrets de conception orientée basse consommation.(*) Initié en juillet 2006 par Nokia et Texas Instruments, soutenu par Magma, Mentor et Synopsys, le format UPF, rival du format CPF défendu par Cadence, est en cours de normalisation auprès de l'IEEE, sous la référence P1801.

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