Couverture ElectroniqueS n°127

Juste avant la fièvre du coronavirus, la conférence ISSCC a pu se dérouler quasi normalement et présenter les dernières avancées en microélectronique, dont voici un florilège très loin d'être exhaustif. S an Francisco – Quelques intervenants avaient bien été empêchés de participer à l'édition 2020 de la conférence ISSCC, mais l'essentiel de la communauté mondiale de recherche et développement en microélectronique a pu se retrouver à San Francisco du 14 au 20 février dernier. Après une année 2019 difficile pour cette industrie, les nouvelles applications, les communications 5G et l'intelligence artificielle catalysent les travaux visant à augmenter les performances des composants, malgré le ralentissement de la miniaturisation des géométries. Nous aurons l'occasion de revenir sur de nombreuses annonces, mais en voici quelques-unes, qui, parmi plus de 200 présentations, ont retenu notre attention. IBM a profité de la conférence ISSCC pour détailler ses tout derniers microprocesseurs équipant ses systèmes informatiques z15. Ces processeurs sont fabriqués en technologie 14 nm FinFET sur SOI par Glo-balFoundries. Mesurant 696 mm², chaque processeur central (CP) intègre 12 cœurs cadencés jusqu'à 5,2 GHz, 256 Go de Dram pour la mémoire cache de niveau 3, trois interfaces PCIe Gen4, deux interfaces X-Bus pour la connexion à un autre CP et à un contrôleur système (SC) et une interface vers le réseau de mémoires externes. Chacun des 12 cœurs dispose, lui, de 8 Go de cache Dram de niveau 2 et de 256 Ko de cache Sram de niveau 1 – des tailles de cache sensiblement augmentées par rapport au z14. La nouvelle topologie associe un SC et quatre CP (soit 240 cœurs physiques au total) sur des cartes 19 ” standard. Si les CP comprennent 9,2 milliards de transistors, les SC montent, eux, à 12,2 milliards de transistors, notamment en raison des 960 Go de cache Dram de niveau 4 embarqués. Toute cette mémoire aide à soutenir les améliorations fonctionnelles apportées au z15, dans les domaines de la prédiction d'embranchement, du traitement multitâche, de l'exécution dans le désordre, du cryptage ECC ou encore de la compression zEDC. IBM a également mis en œuvre une surveillance proactive des baisses de tension, qui permet au processeur de réagir 48 cycles plus tôt en cas de problème d'alimentation. < Le nombre de conférenciers et de visiteurs empêchés de participer à ISSCC à cause du Covid-19 est resté très minime, surtout en comparaison d'autres manifestations qui ont suivi, largement amputées (Embedded World) voire annulées (Mobile World Congress). Toshiba veut démocratiser les Lidars Éléments indispensables aux voitures autonomes, les détecteurs lasers ou Lidars doivent délivrer à la fois une portée éle-vée (100, 200 voire 400 mètres) et une grande précision. Pour ce faire, ils combinent souvent deux modes de calcul de dis-tance ToF ( time of flight ), respectivement direct (DToF) et indirect (IToF). Le premier mesure directement, comme son nom l'indique, l'écart de temps entre l'émission pulsée (typiquement issue d'un réseau de photomultiplicateurs silicium ou SiPM) et sa réception après rebond sur l'obstacle ; il requiert un convertisseur temps-numérique très précis et offre une grande portée, théoriquement de plusieurs kilomètres mais en pratique limitée par le coût des optiques associées. La mesure indirecte utilise, elle, une émission sinusoïdale modulée, souvent entre 20 et 100 GHz. Le décalage de phase des signaux renvoyés détermine la distance de l'obstacle ; cette réponse est captée par un imageur ToF avec une définition et donc une précision plus grande après conversion analogique-numérique, mais sa portée est limitée par la fréquence de modulation et dépasse rarement 50 mètres. Les Lidars hybrides combinant ces deux modes de mesure emploient donc des circuits frontaux équipés de deux convertisseurs, l'un temps-numérique et l'autre analogique-numérique, ce qui s'avère coûteux et complexe à mettre en œuvre. Le coût des Lidars étant encore aujourd'hui leur principal talon d'Achille, il s'agirait idéalement de marier ces deux conversions dans une seule architecture. C'est précisément ce qu'a réalisé Toshiba dans un frontal analogique présenté à San Francisco. Baptisé DDC ( dual-data conversion ), ce circuit applique pour cela deux traitements différents à la sortie pulsée de l'oscillateur contrôlé en tension (VCO) présent dans chaque canal de conversion et piloté par les signaux lasers reçus via un amplificateur à transimpé-dance. La conversion analogique-numérique est effectuée en comptant ces impulsions VCO durant une certaine période ; la conversion temps-numérique, elle, est obtenue en intégrant ces impulsions jusqu'au franchissement d'un certain seuil. Diverses astuces ont été mises en application pour s'affranchir des dérives et de la non-linéarité du VCO. In fine , la structure DDC permet de numériser des intervalles temporels de 40 ps et des tensions sur 6 bits à 400 Géch./s. Réalisée en technologie 28 nm, la puce résultante offre une définition de 240 x 192 pixels à partir de 40 canaux de conversion et une portée de 225 mètres à 70 klux. L'archi-tecture DDC permet de réduire sensiblement la taille de chaque canal de conversion (ici 0,027 mm², cinq fois moins que l'état de l'art ne le recense, selon Toshiba) et sa consommation (10 mW). Un imageur Cmos à 132 dB de dynamique De son côté, Sony entend battre des records de dynamique avec un imageur présenté lors d'ISSCC et annoncé à 132 dB. Cette valeur, atteinte ici en une seule exposition, est d'habitude réservée aux modèles combinant différents clichés successifs – ce qui tend à ajouter des effets indésirables pour les objets en mouvement et/ou éclairés par Led (scintillement). Ciblant des applications comme l'automobile et la vidéosurveillance, ce capteur de 5,4 millions de pixels à illumination par l'arrière (BSI) est basé sur une architecture à sous-pixel. Celle-ci repose sur des pixels comptant chacun une petite et une large photodiode, un condensateur flottant et sept transistors servant à sélectionner et transférer les charges des deux photodiodes. Pour chacune, la conversion des charges accumulées pendant la prise du cliché s'effectue avec deux gains différents en parallèle : quatre signaux sont donc lus pour chaque exposition, et celui présentant le rapport signal sur bruit le plus élevé est choisi pour chaque pixel. La petite photodiode sera utilisée pour les scènes à faible luminosité, la grande (rapport de 1 à 14,5 entre les deux) pour celles à forte luminosité. D'autres tra-vaux ont déjà présenté des structures similaires avec des pixels à double photodiode, mais ils souffraient, selon Sony, d'une dégradation significative des signaux sous haute tempé-rature, ce qui n'est ici pas le cas. Avec des pixels de 3 µm de côté, Sony obtient un bruit aléatoire de 0,6 e-rms, une marge dynamique de 132 dB et un rapport signal sur bruit minimum de 27 dB à une tempéra-ture de jonction de 85 °C. Le détecteur est composé d'une puce capteur produite en 90 nm (avec métallisation en 65 nm) superposée à un circuit numérique de traitement du signal en 40 nm. < Dans ce module de 4 x 3,7 x 1 mm, Samsung a réussi à intégrer quatre détecteurs de gaz ainsi que des capteurs de température et d'humidité, permettant de compenser les variations de mesure selon les conditions ambiantes, et des blocs analogiques et numériques de traitement du signal. Les fabricants Samsung et SK Hynix ont tous deux présenté des mémoires Dram HBM2E de 16 Ho lors d'ISSCC. Analog Devices a repoussé les limites des convertisseurs analogique-numérique ultra-rapides lors de la conférence. L'américain a en effet présenté un CAN 12 bits délivrant pas moins de 18 Géch./s (l'état de l'art se situant plutôt à 10 Géch./s à cette résolution), et principalement destiné à l'échantillonnage de signaux RF. Ordinairement, pour augmenter la fréquence d'échantillonnage, les fabricants multi-plient les sous-convertisseurs entrelacés, ce qui n'est pas sans inconvénients (décalages entre les sous-CAN, augmentation de la capacitance d'entrée et de la consommation, réduction de la bande passante d'entrée, etc.). Analog Devices a choisi d'utiliser, en lieu et place du buffer d'entrée classique, un bloc d'amplification track-and-hold (THA) pilotant huit moteurs de conversion analogique-numérique à pipeline afin de limiter les problèmes d'échantillonnage RF et la valeur de la capacitance d'entrée. Le THA est constitué d'un buffer d'entrée, de trois réseaux d'échantillonnage et d'un buffer de sortie. Jusqu'à 9 Géch./s, un seul des trois réseaux d'échantillonnage est activé, ce qui minimise les décalages d'entrelacement ; entre 9 et 18 Géch./s, l'échantil-lonnage est pris en charge par deux réseaux en mode ping-pong ou par trois réseaux en distribution aléatoire afin d'éta-ler la distribution des décalages d'entrelacement. En faisant porter une partie du travail sur les épaules de ce THA, l'architecture d'Analog Devices se permet d'utiliser des sous-CAN pipeline relativement rapides et économiques car implémentables dans un process à géométrie fine, ici du FinFET 16 nm. Chaque sous-CAN comprend quatre étages 3 bits suivis d'un convertisseur flash 4 bits. La puce finale occupe 2,6 mm² de silicium (un bon tiers étant dévolu aux nombreux blocs de calibration et de compensation numériques) et consomme 1,3 W à plein régime avec une bande passante d'entrée de 18 GHz, un plancher de bruit de - 157 dBFS/Hz et une marge dynamique SFDR de 56 dB à 4 GHz et 54 dB à 8 GHz. Samsung a profité de la conférence pour présenter (entre autres composants) un capteur Mems de gaz original. Dans un module de 4 x 3,7 x 1 mm, le sud-coréen a en effet réussi à intégrer quatre détecteurs de gaz ainsi que des capteurs de température et d'humidité, permettant de compenser les varia-tions de mesure selon les conditions ambiantes, et des blocs analogiques et numériques de traitement du signal. Les détecteurs de gaz sont constitués d'une couche de polymère surplombant un oscillateur à ondes acoustiques de surface (SAW) à 2,5 GHz constitué d'un résonateur Mems. La concentration en gaz, ici le toluène, fait dériver la fréquence d'oscillation du SAW, un décalage qui se chiffre vite en mégahertz (environ 245 kHz/ ppm). En jouant sur l'épaisseur de la couche de polymère, il est possible de modifier le compromis entre sensibilité et temps de réponse. La difficulté réside surtout dans la mise en œuvre d'un frontal analogique capable d'effectuer une conversion temps-numérique à définition élevée (ici, 30 bits) avec une gigue limitée à quelques dizaines de picosecondes. Samsung parvient à obtenir une détection de toluène précise à 1 ppm (entre 15 °C et 35 °C et pour une humidité de 30 % à 70 %) en 200 secondes, avec une consommation inférieure à 1 mW et une sensibilité élevée. En outre, il est possible de détecter différents gaz (acétone, éthanol, etc.) en changeant simplement de polymère. L'utilisation de plusieurs puces (les Mems sont superposés sur une puce Cmos 100 nm par wirebonding ) permet d'industrialiser différents capteurs à partir d'une même base de traitement du signal. Les Dram HBM2E débarquent Samsung et SK Hynix ont tous deux présenté des mémoires Dram HBM2E de 16 Go lors de la conférence ISSCC. Développées pour répondre aux besoins de densité et de bande passante des applications les plus exigeantes comme la reconnaissance de motifs, l'imagerie médicale ou encore la conduite autonome, ces mémoires à empilement continuent de progresser rapidement. Si l'état de l'art des HBM2 concerne des mémoires de 8 Go (par empilement de huit puces Dram sur une couche d'interposition) dotées d'une bande passante de 2,7 Gbit/s/broche, les travaux présentés à San Francisco portent sur des modèles de 16 Go culminant à 5 Gbit/s/ broche (huit puces Dram de 2 Go chacune en process 10 nm), soit 640 Go/s pour l'en-semble de la mémoire. À ce niveau de rapidité, le défi consiste à maintenir la synchronisation des bus de données aussi précise que possible. Samsung s'est par exemple attaché à doubler la fenêtre de synchronisation, à réduire les perturbations engendrées par les variations brutales de courant d'alimentation (les puces empilées consommant beaucoup d'énergie) au moyen de vias traver-sants spécialement conçus à cet effet et d'une couche de métallisation dédiée à l'alimentation, et à ajouter à la correction d'erreurs ECC du système une correction ECC supplémentaire au niveau de plus petits blocs de données sur la puce. SK Hynix insiste davantage sur sa structure de banques de données virtuellement scindées en quatre pour répondre aux faibles marges de synchronisation, et sur une technique sophistiquée de commutation de bus facilitant la dispersion thermique. Dans les deux cas, un mécanisme d'auto-test intégré ou MBIST ( memory built-in self-test ) a également été implémenté pour s'affranchir des défauts de fabrication. Les mémoires HBM2E de 16 Go de Samsung et SK Hynix mesurent toutes deux 10 x 11 mm. Ce CAN 12 bits d'Analog Devices délivre pas moins de 18 Géch./s et vise principalement l'échantillonnage de signaux RF. Pour sa part, arm a présenté lors de la conférence « M0N0 », une architecture de microcontrôleur à très faible consommation qui convient par exemple aux capteurs déployés sur site et qui a été cofinancée par la Darpa américaine. Fabriqué en technologie Cmos 65 nm, le pro-totype M0N0 repose sur un cœur Cortex-M33 bénéficiant d'une adaptation dynamique de tension et de fréquence ou DVFS ( dyna-mic voltage and frequency sca-ling ). Concrètement, la tension d'alimentation principale, comprise entre 1 V et 1,5 V, est appliquée à un convertisseur abaisseur de tension, une machine d'états gérant les modes veille et l'horloge temps réel. Le reste de la puce – cœur CortexM33 à moteur SIMD, mémoire Rom (moins gourmande que la flash) de 128 Ko, Ram données de 16 Ko, Ram de rétention de 4 Ko, moteur de cryptage AES256, interface SPI – est alimenté sous 0,4 V à 0,75 V par le convertisseur de tension, la fréquence maximale du cœur variant alors entre 0,8 MHz et 38 MHz. En mode actif, la consommation de l'ensemble varie entre 5 µW et 4 mW. Celle-ci chute à 232 nW en semi-veille et à seulement 10 nW en veille. Les « chiplets » ont le vent en poupe Les gros microprocesseurs reposent de plus en plus sur des architectures à chiplets , ces puces élémentaires assemblées sur une couche d'interposition et permettant de « découper » le processeur. Cette approche permet d'obtenir de meilleurs rendements de production (ces derniers ont tendance à chuter lorsque la taille des circuits augmente) et d'optimiser le process utilisé pour chaque puce. AMD et Intel, pour ne citer qu'eux, ont recours à cette technologie, comme en témoignent plusieurs présentations faites lors de la conférence ISSCC. Le CEA-Leti y a exposé, lui, une technologie originale reposant sur une couche d'interposition active, et non pas passive comme c'est généralement le cas. Associé à la Sorbonne, à Mentor et à STMicroelectronics, le laboratoire de R&D grenoblois a développé un processeur à 96 cœurs répartis sur 6 chiplets FD-SOI 28 nm, reposant sur une couche d'interposition Cmos 65 nm assurant non seulement la connexion active entre les chiplets et avec les contacts externes du composant, mais aussi la gestion d'alimentation et le contrôle de mémoires. Les liaisons de mémoire cache L1-L2 demeurent passives car à courte portée, mais les liaisons L2-L3 et entre le cache L3 et les mémoires extérieures bénéficient d'un réseau de routeurs/ buffers actifs répartis dans la couche d'interposition, ce qui permet de l'étendre à un grand nombre de chiplets et de l'utiliser pour des conceptions synchrones ou asynchrones. La partie alimentation est assurée par des régulateurs à capacités commutées (un pour chaque chiplet ), qui offrent un meilleur rendement que des régulateurs à faible chute de tension LDO. Ces régulateurs ne nécessitent aucun composant passif externe, juste des condensateurs intégrés, et atteignent un rendement crête de 82 % et une densité de puissance de 156 mW/mm². Chaque chiplet comprend quatre clusters de quatre cœurs MIPS32 cadencés entre 130 MHz (sous 0,5 V) et 1,15 GHz (sous 1,1 V). Au total, le composant délivre jusqu'à 220 Gops à 1,15 GHz ou 9,6 Gops/W à 246 MHz sous 0,6 V : chaque chiplet représente environ 11 % de la consommation totale, le reste étant consommé au niveau de la couche d'interposition (3 % pour la logique, 17 % pour les régulateurs de tension, 13 % pour la gestion mémoire).

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