Afin de garantir la portabilité d’un design HDL ou RTL, il est important de s’imposer une certaine rigueur de conception. Cela est particulièrement important dans le cas des signaux d’horloge, dont une mauvaise distribution compliquera la vérification et le test. Quel que soit le circuit ciblé, FPGA ou Asic, un composant virtuel est défini à…