Couverture ElectroniqueS n°127

LA PRODUCTION DE PUCES DE MÉMOIRE DRAM DDR5 DÉMARRE, AVEC À LA CLÉ DES AVANTAGES CONSÉQUENTS EN TERMES DE DÉBIT DE DONNÉES, DE CONSOMMATION ET DE CAPACITÉ. Au moment où les spécifications des mémoires Dram DDR5 ont été finalisées et où leur arrivée massive sur le marché des ordinateurs, des serveurs et des smartphones (via la déclinaison LPDDR5) est imminente, on y voit plus clair dans les avantages réels de cette nouvelle norme de Dram par rapport à la génération DDR4. Théoriquement, le Jedec promettait de doubler la bande passante et la densité des puces par rapport à la DDR4 actuelle, tout en réduisant la consommation. Rappelons que les dernières versions de DDR4 sont cadencées jusqu'à 400 MHz pour les mémoires et 1 600 MHz pour les bus de données, avec des débits culminant à 3 200 MTransfer/s. Pour la DDR5, on s'attendait à des débits de 4 266 à 6 400 MT/s, avec une tension d'alimentation réduite à 1,1 V et précise à ± 3 % pour limiter les erreurs de transmission. Les premiers échantillons tournent souvent à 4 800 Mbit/s soit 38,4 Go/s, un gain théorique de 38 % par rapport à la DDR4 plafonnant à 25,6 Go/s. L'objectif, à long terme, est d'obtenir un doublement de la bande passante, afin de répondre aux besoins croissants des processeurs qui, eux, embarquent de plus en plus de cœurs de traitement numérique fonctionnant en parallèle. Même à fréquence égale, la DDR5 offre un débit réel supérieur : Micron évoque par exemple un gain de 36 % entre une DDR4-3200 et une DDR5-3200. RAFRAÎCHISSEMENT PAR BANQUE DE DONNÉES Divers mécanismes permettent à la DDR5 de monter en débit. La structuration des cellules mémoires en 32 banques de données réparties par groupes de 8, contre 16 banques de données groupées par 4 dans le cas de la DDR4, augmente l'accessibilité de la mémoire de manière significative. La longueur des rafales ou BL (burst length) a en outre été portée à 16 au lieu de 8, ce qui double la quantité de données véhiculées en entrée/sortie lors d'une seule commande de lecture/écriture. La DDR5 a également vu la mise en place d'un principe de rafraîchissement par banque de données. Alors qu'une DDR4 ne peut pas effectuer d'opération lors du rafraîchissement, une DDR5 peut lire/ écrire dans une banque alors même que d'autres banques sont en cours de rafraîchissement. La correction d'erreurs ECC (error correction code) permet, elle, de limiter les échanges de données redondants tout en sécurisant l'usage de Dram DDR5 dans des applications sensibles comme la conduite automobile. Si l'ECC fonctionne à chaque lecture de donnée, une autre fonction de correction, dite ECS (error check and scrub), permet de relever le nombre et la position des erreurs lors d'un contrôle généralisé de la puce déclenché à la demande ou de manière automatique (typiquement au moins une fois par jour). Enfin, le recours à l'égalisation DFE (decision feedback equali-zation) augmente encore le débit de données par broche en éliminant le bruit de retour lors des opérations à haute fréquence. Au niveau des barrettes DIMM de mémoire DDR5, on notera aussi les deux canaux indépendants de 40 bits chacun (32 bits plus la correction ECC). Avec la longueur de rafales portée à 16, chaque commande donne donc accès à 64 octets de données (soit la taille typique d'une ligne de cache de processeur) via un seul canal mémoire : l'accès entrelacé aux deux canaux de la barrette DIMM améliore donc grandement la bande passante réelle. CONSOMMATION RÉDUITE DE 20 % La mémoire DDR5 se veut aussi plus frugale. L'abaissement de la tension de fonctionnement de 1,2 V à 1,1 V réduit la consommation par bande passante de plus de 20 %. De son côté, la correction d'erreurs, en corrigeant les erreurs binaires en interne et donc en améliorant la fiabilité de la puce mémoire, permet l'utilisation de géométries de gravure plus fines ce qui tend encore à réduire la consommation. Autre avantage décisif des puces Dram DDR5 : leur capacité. À l'heure actuelle, les DDR4 sont limitées à 16 Gbit par puce, et encore ne s'agit-il pas des circuits les plus performants : il s'avère difficile de pousser des mémoires d'une telle densité dans leurs retranchements, en termes de débit de données, en l'état actuel des technologies de production. L'adoption de géométries de gravure avoisinant les 10 ou 12 nm permet de simplifier la production en volume de mémoires Dram DDR5 de 16 Gbit et même plus. « Dans un premier temps, les barrettes de mémoire DDR5 seront basées sur des puces monolithiques de 16 Gbit et même 24 Gbit » explique Sungsoo Ryu, responsable du planning de production Dram chez SK Hynix. Le sud-coréen prévoit d'attaquer la production en volume de mémoires DDR en technologie 10 nm cette année. Plus globalement, la société d'études IDC escompte que la DDR5 pèsera 22 % du marché total des Dram en 2021 et 43 % en 2022. Chez Micron, on échantillonne les premières barrettes RDIMM de mémoires DDR5, fabriquées en technologie 1z nm et destinées en priorité aux centres de données. Samsung, lui, prévoit la production en volume de mémoires DDR5 de 16 Gbit pour l'an prochain, avec un process 10 nm de quatrième génération faisant un large usage d'ultraviolets extrêmes et la mise en place d'une seconde ligne de production dédiée dans son usine de Pyeongtaek. Tous ces modèles devraient être limités à 4 800 MT/s et le rester dans un premier temps. « Douze à dix-huit mois après, on verra arriver des modèles à 5 200 MT/s, puis, après une autre période de douze à dix-huit mois, des versions à 5 600 MT/s » estime Marc Greenberg, spécialiste du marché des mémoires chez Cadence. Les premiers smartphones à mémoire LPDDR5 sont là Le Mobile World Congress qui aurait dû se tenir en février dernier aurait vu le lancement des premiers smartphones équipés de mémoire LPDDR5 : Galaxy S20 de Samsung, Xiaomi Mi 10, Axon 10s Pro de ZTE… Les puces LPDDR5 pour smartphones sont donc en avance de phase sur les DDR5 pour PC et serveurs – Samsung a par exemple débuté la production de modules LPDDR5 de 16 Go (8 puces 12 Gbit et 4 puces 8 Gbit à 5 500 Mbit/s) en décembre dernier. La raison en est simple : l'architecture PC étant ouverte, il faut que les fournisseurs de processeurs et de chipsets et les assembleurs de cartes mères s'accordent pour introduire un nouveau standard, ce qui prend du temps. A contrario, il suffit à un assembleur de smartphones d'opter pour un processeur compatible DDR5 (comme par exemple les derniers Snapdragon 865 de Qualcomm et Exynos 990 de Samsung) pour pouvoir bénéficier des avantages de cette mémoire. Comparée à la LPDDR4X, la LPDDR5 offre une bande passante supérieure de 50 % et une consommation en baisse de 20 %. Les premiers modules du marché, fournis par Micron et Samsung, embarquent 6, 8 ou 12 Go et délivrent 5,5 à 6,4 Gbit/s. Il s'agit soit de modules Dram autonomes, soit de modules UFS MCP (µMCP) combinant de la mémoire flash Nand, de la Dram LPDDR5 et un contrôleur ad hoc. Des versions équipées de puces LPDDR5 de 16 Gbit délivrant jusqu'à 6 400 Mbit/s seront disponibles au deuxième semestre chez Samsung. Micron, lui, vient de démarrer l'échantillonnage de modules µMCP pourvus de 512 Gbit de flash Nand à 96 couches et de Dram LPDDR5 à 6 400 Mbit/s.

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