Couverture ElectroniqueS n°127

Outre une seconde génération de processeurs Intel Xeon Scalable, l'américain lance toute une famille de FPGA haut de gamme visant notamment les infrastructures réseaux. Les composants programmables sont constitués d'un FPGA en FinFET 10nm et de fonctions additionnelles (mémoires, interfaces, signaux mixtes…) réparties sur des puces gravées en 10, 14 ou 22nm. Q uand Intel a racheté Altera, il n'a pas fait mystère de son intention d'utiliser en priorité cette expertise en logique programmable au sein de ses solutions pour infrastructures réseaux. D'un côté cette association lui permet de renforcer sa mainmise sur le marché des processeurs pour réseaux et serveurs, de l'autre elle lui offre un facteur de différenciation pour ses composants logiques programmables face à l'éternel concurrent Xilinx –Microsemi/ Microchip misant sur des applications légèrement différentes. Il semble donc logique qu'Intel associe les annonces de composants de ses processeurs Xeon avec celles de nouveaux FPGA Altera. L'américain vient ainsi d'annoncer la disponibilité de sa deuxième génération de processeurs Xeon Scalable, une cinquantaine de modèles visant les centres de données, le cloud, l'intelligence artificielle ou encore les réseaux 5G. Ces circuits sont emmenés par la tête de proue Xeon Platinum 9200, un processeur comportant pas moins de 56 cœurs et 12 canaux mémoire. Ces processeurs bénéficient de l'intégration de la technologie Deep Learning Boost d'Intel, qui accélère les algorithmes relevant de l'intelligence artificielle (reconnaissance d'images, détection d'objets, segmentation de flux…) au sein d'environnements tels que Tensor-Flow,PyTorch, Caffe, MXNet et Paddle Paddle. L'américain a également amélioré ses fonctions de sécurité implémentées en hardware, et recourt à sa mémoire Optane DC qui porte la capacité mémoire maximale du système à 36To. Parmi ces systèmes de stockage SSD figurent le DC D4800X, un disque dur à double port qui ajoute la redondance au chemin de données et renforce donc la résilience du système en cas de panne dans les applications critiques, ainsi que le D5-P4326, un disque dur PCIe utilisant la flash Nand 3D à 64 couches et 4 bits par cellule d'Intel/Micron pour les systèmes nécessitant une large mémoire à moindre coût. À noter qu'Intel lance également les Ethernet 800 Series, une famille de circuits d'interface supportant des ports Ethernet à 100 Gbit/s et embarquant la technologie Application Device Queues (ADQ) qui améliore la latence du système et son débit de données. Des FPGA cohérents avec les processeurs Xeon L'autre annonce majeure d'Intel concerne la lancement d'une nouvelle famille de FPGA baptisée Agilex. Ces circuits logiques programmables fabriqués en technologie Fin-FET 10 nm sont assemblés dans des modules 3D avec d'autres briques de base (chiplets), notamment de la mémoire, fabriquées en technologie 10, 14 ou 22nm selon les besoins de la fonction. L'ajout d'inter faces, de mémoires ou d'IP propriétaires ne nécessite donc pas de revoir l'ensemble du FPGA, mais simplement d'ajouter des chiplets dans le module. Toutes ces puces sont reliées au moyen de la technique EMIB ( embedded multi-die interconnect bridge ) d'Intel. Côté performances, Intel annonce un gain de 40% à consommation égale par rapport aux Stratix 10 actuels. Les Agilex sont aussi les premiers FPGA supportant l'interface Compute Express Link qui fournit une connexion directe et cohérente, tant au niveau de la mémoire générale que de la mémoire cache, avec les processeurs Xeon Scalable susnommés. Les blocs DSP embarqués sup-portent désormais les instructions BFLOAT16 (une première dans l'industrie selon le fabricant) et génèrent jusqu'à 40 Tflops de puissance de calcul (deux instructions FP16 par bloc DSP à chaque cycle d'horloge), tout en étant pourvus de modes fp8 et fp16 pour exécuter de manière plus efficace des algorithmes IA, par exemple des réseaux neuronaux à convolution. Les Agilex comprennent également des ports PCIe Gen 5 pour une bande passante doublée par rapport au PCIe Gen 4, des blocs d'émission-réception culminant à 112 Gbit/s et des interfaces mémoires compatibles avec les mémoires DDR5, HBM et Optane DC. Figure également au menu la technologie eASIC d'Intel qui, comme son nom l'indique, permet à l'utilisateur d'implémenter une fonction propriétaire sur une puce dédiée, avec des performances proches de celles d'un pur circuit spécifique. Trois gammes envisagées Enfin, le système d'interconnexion de la matrice programmable, dit HyperFlex, passe lui aussi à sa deuxième génération, avec à la clé plusieurs innovations accélérant les flux de données, comme la possibilité de traverser les registres en mode bypass. Intel évoque – discrètement – la présence d'un quadruple cœur CortexA53 d'ARM pour orchestrer ses Agilex. Même s'ils manquent encore de précision, tous ces éléments laissent augurer de circuits logiques programmables en mesure de concurrencer les ACAP de Xilinx, pour ce qui constitue la première famille de FPGA réellement mise en œuvre par Intel, post-Altera. Trois gammes sont envisagées, par ordre croissant de puissance : les Agilex F (transmetteurs 58 Gbit/s, PCIe 4, DDR4), les Agilex I (transmetteurs 112 Gbit/s, PCIe 5, DDR4, interface Xeon) et les Agilex M (transmetteurs 112 Gbit/s, PCIe 5, DDR4/5 et Optane, interface Xeon, option HBM). Les premiers circuits devraient être disponibles au troisième trimestre 2019, avec un support dans l'environnement de développement Quartus qui est d'ores et déjà actif. FRÉDÉRIC RÉMOND

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