Couverture ElectroniqueS n°127

Plusieurs technologies, exploitant des techniques d'empilement à liaisons traversantes (TSV) et/ou à couche d'interposition, arrivent à maturité pour étendre considérablement la bande passante offerte par les mémoires DRam, que ce soit dans les applications de pointe ou les systèmes nomades. L es DRam constituent toujours un secteur à part dans l'industrie des semi-conducteurs, et ce domaine à la fois standardisé et hautement concurrentiel demeure affaire de spécialistes. Le nombre de ceux-ci s'est récemment réduit comme peau de chagrin, à grands coups de rachats et de semi-faillites : ne restent plus guère que Samsung, Hynix et Micron sur le ring. Après s'être lancés dans une course effrénée aux capacités de production, les survivants ont opéré une pause qui tend à renchérir le prix des barrettes de mémoires des consommateurs, mais permet du moins à rendre à ce secteur chroniquement déficitaire une profitabilité qui pérennise les investissements des fabricants et leur donne des coudées plus franches pour investir en recherche et développement. Car les DRam telles qu'on les connaît pêchent à résoudre tous les problèmes posés par les applications les plus pointues, au-delà de la génération DDR4/GDDR5. La bande passante disponible est devenue un goulet d'étranglement dans les systèmes les plus exigeants comme les cartes graphiques, et, pour les appareils nomades comme les smartphones, c'est la consommation des puces de mémoire vive qui créé des complications, d'autant que la puce DRam tend de plus en plus à être montée dans des modules multi-puces avec le processeur d'applications et/ou d'autres mémoires, tous ces composants chauffant à qui mieux mieux. Des solutions sont donc à l'étude, et même dans les starting-blocks de la production en volume. Les mémoires HBM ont vocation à être encapsulées dans le même boîtier que le processeur qu'elles épaulent. La DRam HBM débarque dans les cartes graphiques PC Du côté des cartes graphiques, c'est AMD qui vient de défrayer la chronique en annonçant, pour ses prochains processeurs graphiques Fiji, l'usage d'un nouveau type de mémoire baptisé HBM (High-Bandwith Memory). L'américain est coutumier du fait, et a par le passé régulière-ment joué des coudes avec son concurrent Nvidia en inaugurant de nouveaux formats de mémoire, comme le GDDR5 lancé avec la génération Radeon HD4870. Mais, avec la HBM, il ne s'agit plus d'une amélioration incrémentielle, mais bien d'un changement radical de technologie. Le développement de la HBM a commencé chez AMD il y a une demi-douzaine d'années, soit dès la sortie de la GDDR5, avec comme objectif de limiter la consommation des DRam, mais surtout d'en augmenter la bande passante afin d'alimenter en données des processeurs graphiques toujours plus puissants, mais limités à des interfaces de 384 ou 512 bits - pour les plus performants. L'intégration sur une même puce du processeur et de la mémoire serait une solution pour augmenter drastiquement cette bande passante et simplifier la connexion entre les deux sous-systèmes, mais elle n'est guère optimale en raison de technologies de production différentes : les DRam bénéficient des process dernier cri quand les processeurs graphiques actuels se traînent encore en Cmos 28 nm, et le mélange des deux ferait grimper en flèche le prix des puces, sans compter que l'on dépasserait rapidement le nombre de transistors qu'il est aujourd'hui possible d'intégrer sur une puce avec des rendements industriels compatibles à des prix de vente grand public. L'architecture HBM, elle, maintient les différences de process entre la mémoire DRam et le traitement du signal numérique. L'empilement de puces touche aussi les DRam Elle repose sur les progrès récents affichés par les technologies mises en œuvre dans les modules multipuces à large bande passante. Sur un substrat classique est ajoutée une couche d'interposition en silicium, chargée de relier d'un côté le processeur, de l'autre des blocs formés de puces DRam HBM (quatre pour la première génération) empilées sur un contrôleur, l'ensemble communiquant au moyen de liaisons traversantes TSV (Through-Silicon Vias). Ces méthodes sont d'ores et déjà éprouvées dans des modules multipuces actuellement disponibles en volume, qu'il s'agisse de boîtiers associant différents types de mémoires, de mémoires flash V-Nand ou de FPGA à grande densité chez Xilinx. Les puces HBM fonctionnent sous une tension inférieure à celle des GDDR (1,3 V au lieu de 1,5 V), à une fréquence réduite (500MHz contre 1750MHz) et à un taux de transfert limité (1 Gbit/s contre 7 Gbit/s), mais elles compensent cette relative lenteur par une interface exceptionnellement large de 128 bits chacune là où la GDDR5 n'offre que 32 bits. Chaque bloc de quatre DRam HBM se comporte donc au niveau fonctionnel comme une puce de 1 024 bits (bits qui seraient impossibles à acheminer sur un circuit imprimé classique), délivrant jusqu'à 128 Go/s de bande passante. Quatre de ces empilements étant pressentis pour entourer le processeur Fiji (et l'entourer de très près, afin de réduire la longueur des pistes et donc d'accélérer les transferts de données), ce sont dès lors pas moins de 512 Go/s qui seraient véhiculés sur la carte, soit sensiblement plus que sur les actuelles Radeon R9 290X (320 Go/s) et GeForce Titan X (336Go/s). En diminuant la tension et la fréquence de fonctionnement, le débit de données par watt consommé progresse en outre de 10,66 Go/s/W pour la GDDR5 à plus de 35Go/s/W pour la HBM selon AMD. Et, bien sûr, l'empilement des puces de mémoire induit un gain de place significatif sur le circuit imprimé – L'américain parle d'un encombrement réduit de 94 % ! Les puces DRam HBM elles-mêmes sont produites par Hynix, UMC, en partenariat avec ASE et Amkor, se chargeant de l'inter-poseur, un élément fonctionnellement assez simple mais loin d'être évident à produire puisque, supportant à la fois les mémoires empilées et le processeur graphique, il s'avère plus grand que ce dernier, lequel figure déjà parmi les plus imposantes puces fabricables aujourd'hui. Reste à voir à quelle vitesse cette technologie HBM sera adoptée et donc rendue moins onéreuse, surtout si elle ne concerne au départ que des cartes graphiques résolument haut de gamme. Mais, outre le fait qu'AMD ne la réserve pas uniquement aux applications graphiques (des mémoires à bande passante étendue pourraient être très utiles dans des serveurs de données), il en a été de même pour toutes les nouvelles mémoires haut de gamme. La norme HBM2 est d'ailleurs déjà sur les rails, avec sans doute des empilements plus élevés (8, voire 16 puces) et concernant des circuits DRam de dernière génération, donc plus rapides. Nvidia n'est pas en reste, bien évidemment: l'américain a lui aussi annoncé qu'il utiliserait la mémoire DRam HBM, pour sa famille de processeurs graphiques Pascal attendue l'an prochain. En fait, Nvidia devrait même sauter la première génération HBM pour utiliser directement l'architecture HBM2… A suivre, donc. Des mémoires HMC sont d'ores et déjà disponibles chez Micron Technology. HMC, des mémoires en boîtier classique La technologie HBM n'est pas la seule à vouloir empiler des puces DRam pour en augmenter la bande passante. Il y a quelques années, IBM s'est ainsi lancé dans la conception de mémoires empilées reliées par TSV et conçues par Micron Technology. Ces mémoires dites HMC (Hybrid Memory Cube) étaient à l'origine fabriquées dans l'usine new-yorkaise d'East Fishkill au moyen d'une technologie Cmos 32 nm. « Ce process 3D aura des applications au-delà des mémoires et, dans les prochaines années, des composants 3D seront couramment utilisés dans des appareils grand public», prédisait alors Subu Iyer, IBM Fellow spécialiste des process numériques et des mémoires DRam. Les premiers prototypes présentés par Micron empilaient déjà 4 puces DRam, et des modèles à 8 puces sont aujourd'hui réalisés - en théorie, il y a là de quoi atteindre des densités inédites. Mais c'est surtout du côté du débit de données que cette technologie tridimensionnelle donne toute sa mesure - on parle ici d'un gain de facteur 15 entre une mémoire HMC et un module DDR3 classique. Ces débits de données record sont obtenus grâce à l'ajout, à la base de l'empilement de puces DRam, d'une base logique servant de bus très haut débit local et de contrôleur mémoire. Ce chef d'orchestre assure l'interface entre le système et chaque banque mémoire de chaque puce DRam. Il prend par exemple en charge la gestion de consommation, le rafraîchissement des cellules DRam, le test automatique, la détection et correction d'erreurs ECC, etc. Combiné aux avantages intrinsèques de la structure 3D (qui permet par exemple de multiplier les liaisons séries), il améliore grandement le temps de réponse aux requêtes aléatoires. « Historiquement, ce temps de réponse tend à augmenter avec la bande passante globale : la DDR3 tourne à moins de 30 % de sa bande passante crête lors de requêtes aléatoires de données de 64 octets, la DDR4 est pire, la GDDR5 pire encore », explique J. Thomas Pawlowski, responsable technologique chez Micron, «or la technologie HMC permet d'atteindre 75 % de la bande passante maximale ». Cette rapidité se répercute logiquement sur la consommation. Avec la première génération de prototypes HMC fonctionnels (modèles empilant 4x1 Gbits en technologie 90 nm), la consommation n'était déjà que de 13,7 pJ/bit, trois fois moins qu'un module DDR4-2667 de 4 Go selon Micron. Un gain d'autant plus appréciable que la présence d'une base logique sur la mémoire 3D décharge le processeur principal du système, qui consommera donc lui aussi moins d'énergie. Per-sonnalisable en fonction de l'application, cette base logique permet en outre de faire communiquer la mémoire non plus via des interfaces DDR figées et complexes en termes de synchronisation, mais via des interfaces plus souples, qu'elles soient électriques ou optiques. Elle assure également la gestion de l'association de plusieurs mémoires HMC dans la configuration la mieux indiquée en fonction de l'application. Elle permet, surtout, de faire d'une mémoire HMC un composant indépendant, encapsulé en boîtier classique, et pas un élément d'un module multipuce comme c'est le cas avec la technologie HBM. Revers de la médaille: les mémoires HMC voient leurs signaux passer par le circuit imprimé pour atteindre le pro-cesseur distant et, malgré la mise en œuvre d'interfaces SerDes spécifiques, cela tend naturellement à en brider les performances. Destinées aux applications nomades, les DRam Wide I/O sont soutenues par Samsung et Hynix. Depuis ces premiers travaux, les spécifications du standard HMCC 2.0 ont mis la barre encore plus haut. Chaque bloc HMC culmine désormais à une capacité de 8 Go répartis en 512 banques, avec une bande passante agrégée de 480 Go/s et un débit par liaison à courte portée de 30Gbit/s - soit, grosso modo, un doublement des performances. De nouvelles instructions ont été ajoutées pour affiner la manipulation (opérations arithmétiques et booléennes, comparaison, etc.) de bits et d'octets de mémoire, et la surveillance et la correction d'erreurs ont été renforcées. Cofondé par Altera, Micron, Open-Silicon, Samsung et Xilinx et fort de 150 membres, le consortium HMCC est aujourd'hui à un tournant de son histoire. Les briques de base sont prêtes : Micron a lancé la production en volume de modules de 2 ou 4 Go offrant une bande passante de 120 à 160 Go/s selon le boîtier choisi, et les contrôleurs sont disponibles par exemple chez Xilinx et Open-Silicon. Reste à convaincre l'industrie, notamment les concepteurs d'applications télécoms et réseaux. Le Wide I/O vise les smartphones La recherche de formats de mémoires DRam innovants ne concerne pas que les systèmes haut de gamme les plus gourmands en performances. Les mêmes problèmes de bande passante se posent également au sein des smartphones, lesquels consomment de plus en plus de mémoire DRam à mesure qu'ils sont amenés à orchestrer de nombreuses applications toujours plus gourmandes en mémoire vive (et pas mieux optimisées à cet égard que leurs grandes sœurs issues du monde des PC). Le leader mondial du secteur, Samsung, a ainsi appuyé la technologie Wide I/O et sa suite, Wide I/O 2. Comme leur nom l'indique, ces technologies visent à étendre la bande passante des mémoires DRam, mais elles gardent comme objectif principal une très faible consommation, et sont résolument tournées vers les applications mobiles. Publiée en septembre 2014, la spécification Wide I/O 2 prévoit ainsi 4 ou 8 canaux de 64 entrées/sorties par puce mémoire, avec un débit de données de 800Mbit/s par entrée/sortie. Soit jusqu'à 68 Go/s délivrés sous une tension d'alimentation de seulement 1,1 V à travers une interface 512 ou 1024 bits. Les mémoires Wide I/O sont généralement prévues pour surplomber un processeur auquel elles sont reliées par liaisons traversantes (TSV). Fin 2011, Samsung annonçait le développement d'une mémoire DRam Wide I/O de 1Gbits en technologie Cmos 50 nm, dotée d'une bande passante de 12,8 Go/s via 512 broches, et planifiait des modèles 4 Gbits en 20 nm « quelque part en 2013 ». Mais pour l'heure, Samsung reste extrêmement discret sur son usage de la technologie Wide I/O qui a un peu disparu de sa communication. La faute, peut-être, à l'arrivée des mémoires LPDDR3 et, récemment, LPDDR4, qui suffisent aux besoins des smartphones. Mais comme les améliorations s'avèrent bien plus complexes à obtenir au-delà de la génération DDR4, il est possible que la technologie Wide I/O opère un comeback rapide. La Wide I/O 2 figure d'ailleurs toujours sur la roadmap 2015 d'Hynix…

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