Couverture ElectroniqueS n°127

Lors de la dernière conférence ISSCC, Sehat Sutardja, le président et CEO de Marvell Technology, s'est livré à un plaidoyer pour une sortie de la conception microélectronique telle qu'elle est pratiquée depuis des décennies: à l'intégration tous azimuts doit succéder une approche modulaire plus simple et économique. Les jours de la conception de systèmes sur une puce telle qu'on la pratique aujourd'hui sont comptés » . Sehat Sutardja, le président et CEO de Marvell Technology, n'y est pas allé de main morte pour son allocution d'ouverture lors de la dernière conférence ISSCC qui s'est déroulée fin février à San Francisco. Le fabricant de circuits complexes s'est fait l'avocat surprenant d'un changement de paradigme, vantant les vertus d'une approche modulaire des circuits numériques au détriment de l'intégration galopante constituant pourtant le modèle principal de l'industrie des semi-conducteurs depuis ses débuts. « Pourtant, après nous être fait connaître avec des canaux de lecture pour disques durs et des circuits de gestion de couche physique pour liaisons Gigabit Ethernet, nous avons nous-mêmes assuré notre survie en intégrant de plus en plus de fonctionnalités dans nos circuits », reconnaît le dirigeant de la première société à avoir embarqué un cœur ARM dans un contrôleur de disque dur. « Aujourd'hui, nous devons reconnaître que la poursuite d'une intégration aveugle commence à générer plus de problèmes que d'avantages». La loi de Moore s'essouffle SEHAT SUTARDJA, CEO et cofondateur de Marvell Si la moitié des systèmes “ actuels adoptaient une architecture mémoire de type FLC où la DRam ne sert que de cache entre le processeur et une mémoire de masse non volatile, il serait possible d'économiser 20 milliards de dollars en DRam. Le patron du fournisseur de composants numériques s'appuie sur des diagnostics connus. En premier lieu, c'est le pragmatisme technologique qui plaide pour sinon un arrêt, du moins un ralentissement de la course aux transistors. Durant des décennies, l'industrie des semiconducteurs s'est appuyée sur la loi de Moore comme sur un bâton de pèlerin pour avancer vers des géométries toujours plus fines et des circuits toujours plus complexes. Las, cette « loi » , qui, selon l'évangéliste choisi, prône le doublement du nombre de transistors sur une puce de même surface tous les ans, tous les dix-huit mois ou tous les deux ans, touche aujourd'hui ses limites. Les arbres ne montent pas jusqu'au ciel et, à l'inverse, les structures de transistors ne descendront pas sous des limites physiques marquées par le nombre d'atomes d'épaisseur d'une gravure ou le nombre d'électrons assurant la circulation et le stockage des données. L'abandon en cours des technologies planaires, utilisées depuis les débuts de la microélectronique, au profit de transistors tridimensionnels de type FinFET afin de limiter les courants de fuite galopants en deçà des 20 nm, dit assez la difficulté croissante à s'affranchir de ces limites physiques… et les FinFET ne consti-tuent vraisemblablement une solution de secours que pour quelques générations. La course à laquelle se livrent actuellement Samsung, TSMC et Intel pour arriver aux technologies FinFET 10 nm puis 7 nm est aussi motivée par l'incertitude croissante concernant ce qui suivra. Qui plus est, ces technologies de pointe ne sont plus applicables à un large pan de l'industrie microélectronique, et n'intéressent guère qu'une poignée d'applications. Hormis les mémoires DRam et les processeurs pour smartphones et PC (et encore, les plus performants seulement), le reste des circuits intégrés profite encore pleinement des avantages du Cmos 28 nm planaire, une technologie désormais très rentable et éprouvée. « En passant du 28nm planaire au 16nm FinFET, il est permis d'espérer des gains de 20 % en performances, 30 % en consommation et 50 % en surface de silicium; mais le surcoût lié au développement et aux masques est si élevé que l'opération ne devient rentable que pour quelques circuits numériques de pointe vendus à très grande échelle », résume Sehat Sutardja. Et si l'on étend le champ d'investigation aux circuits analogiques et mixtes ou de puissance, on retrouvera des process de fabrication bien plus anciens encore, et ces composants ont besoin des tensions élevées, des faibles courants de fuite, des rapports signal sur bruit et de la robustesse qui sont seulement accessibles avec ces « vieilles » technologies. Il ya une douzaine d'années déjà, National Semiconductor prônait la désintégration de l'analogique en s'appuyant sur les tout premiers boîtiers-puces pour composants analogiques et mixtes! Des jeux de masques à 10 millions de dollars En outre, financièrement, la miniaturisation des géométries de gravure entraîne une explosion des coûts qui n'assure plus un retour sur investissement rapide aux sociétés pionnières. La recherche et le développement des technologies deviennent plus onéreux, et ce de manière exponentielle, à chaque génération. Le matériel nécessaire à la fabrication des puces pose, lui aussi, des problèmes technologiques et financiers croissants. Un jeu de masques devrait tutoyer les dix millions de dollars en 2018, et l'on devine, derrière les atermoiements de la mise au point de la gravure aux ultraviolets extrêmes, que les fabricants d'outils de production comme ASML traînent de plus en plus des pieds pour investir les sommes colossales nécessaires à leur R&D sans l'assurance d'un coup de pouce d'utilisateurs (fabricants traditionnels et fondeurs) qui, concentration oblige, ne sont plus qu'une poignée (Intel, Samsung, TSMC en tête) et qui se livrent à un poker menteur où personne ne veut essuyer les plâtres d'une technologie pour que les autres en récoltent les fruits six mois plus tard. En 2018, un jeu de masques devrait dépasser allègrement les 10 millions de dollars: un bon argument pour envisager une approche de conception modulaire permettant de décliner une fonction électronique en de multiples variétés sans avoir à reconcevoir l'ensemble d'un système sur une puce complexe. Un autre inconvénient de la complexité galopante des circuits numériques réside du côté des concepteurs. « Pour développer un système sur une puce complexe, il faut aujourd'hui une équipe regroupant deux ou trois cents ingénieurs pendant plus d'un an, et la majeure partie d'entre eux sont occupés à vérifier et valider des blocs de propriété intellectuelle existants plutôt qu'à en créer de nouveaux », explique Sehat Sutardja. Fastidieuse, la conception l'est aussi devenue en raison de la nécessité de porter un circuit intégré dans différents process, puisque chaque fondeur équipé en FinFET offre une technologie incompatible avec celles de la concurrence : un nombre croissant d'ingénieurs est contraint de délaisser la conception proprement dite pour s'atteler au portage de composants existants dans de nouveaux process. Vers une conception Lego Cette approche permet de fabriquer chaque élément dans sa technologie de prédilection, et de lancer de nombreuses versions différentes du produit sans avoir à concevoir différentes versions de la puce principale, la plus complexe. Face à ce mur, à ces murs même, qui se dressent sur la course jusqu'ici irrésistible de l'intégration, Sehat Sutardja avance deux pistes de sortie complémentaires. La première réside, à la manière d'un Lego, dans la séparation des fonctions sur des puces distinctes. Une désintégration dans laquelle le traitement du signal numérique le plus gourmand en performances bénéficierait des technologies dernier cri, tandis que les fonctions plus pérennes en resteraient à des process plus anciens et moins coûteux. Par exemple, dans un ordinateur portable, la gestion du Wi-Fi, le modem LTE ou encore la partie South Bridge (avec les interfaces USB, PCIe, SATA, Ethernet, etc.) pourraient faire l'objet d'autant de circuits standards, fabriqués en Cmos 28 ou 20 nm, distincts du proces-seur d'applications qui, lui, profiterait à fond des technologies FinFET récentes. Cette approche, d'apparence logique, prend de plus en plus de sens, économiquement parlant, à mesure que les coûts des nouvelles technologies de gravure de circuits intégrés s'envolent. Le surcoût induit par la désintégration se trouverait d'abord compensé par des rendements bien plus élevés: délesté de plusieurs fonctions, un processeur d'application présenterait des dimensions fortement réduites et donc un rendement de fabrication en usine bien supérieur. « Passer d'un rendement de 90% sur des processeurs de 50mm² à 95 % sur des puces de 25 mm² fait que du point de vue des coûts de fabrication, une approche de type modulaire s'avère même moins onéreuse qu'une intégration globale », estime Sehat Sutardja. Plus petites, les puces nécessitent en outre des boîtiers moins performants et donc moins coûteux (ce qui compense en partie leur nombre supérieur). Par ailleurs, la validation des systèmes se trouverait fortement simplifiée par ce fractionnement, accélérant d'autant la mise sur le marché des produits finaux. Enfin, les circuits correspondant à des fonctions standards seraient réutilisables pour d'autres conceptions, de manière bien plus immédiate que lorsqu'il s'agit d'intégrer un bloc d'IP, même connu, dans un nouveau circuit intégré. Nécessité de liens SerDes standard Encore faut-il assurer une communication efficace des données entre les différentes briques du Lego, rebaptisé Architecture MoChi (pour Modular Chip) par Marvell. Pour le CEO du fabricant américain, cela est devenu récemment possible grâce aux progrès importants enregistrés en interfaces SerDes (mise en série-parallèle), lesquelles sont désormais capables, même dans une «vieille» technologie Cmos 40nm, de véhiculer 8Gbit/s sur une seule ligne de transfert. La communication d'un paquet de données de 64 bits n'introduit alors qu'une latence de 8 ns, marginale par rapport à un accès DRam qui, tout compris (gestion par le contrôleur mémoire, transfert via un bus interne) requiert au moins 40ns. Une telle liaison SerDes série offre assez de bande passante pour relier des fonctions très variées : modem LTE, Wi-Fi, SATA3, PCIe gen3, HDMI, SSD… L'interconnexion SerDes prônée par Marvell serait une extension du populaire bus AXI, et pourrait voir son alimentation coupée entre deux transactions pour économiser de l'énergie. Dans les rares cas où une seule de ces liaisons série n'offrirait pas assez de bande passante (par exemple pour une fonction South Bridge haut de gamme), il serait possible d'en associer une seconde, ou même de recourir aux techniques récentes de modules multipuces économiques dans lesquels une couche d'interposeur rendrait possible la communication à très haut débit entre deux puces modulaires complexes. Lorsqu'une puce LPDDR4 ne suffit pas à jouer la mémoire cache, il est possible d'en empiler plusieurs en wire bonding, technique bien plus économique que les liaisons traversantes TSV. Utiliser la DRam en cache d'une mémoire principale flash L'autre révolution encouragée par Marvell concerne la DRam. Si l'on peut démembrer les circuits numériques les plus complexes à la manière d'un Lego, la mémoire principale reste un cas à part, pour lequel l'intégration n'a pas de sens tant elle relève de technologies spécifiques –et la DRam embarquée n'est pas des plus économiques. Cette DRam, qui sert quasiment de mémoire de masse dans les PC et les smartphones, se heurte pourtant aux mêmes obstacles technologiques, à cause desquels elle devrait stagner à 8 Gbits par puce pendant quelque temps. La proposition de Marvell consiste à ne plus utiliser de larges quantités de DRam pour stocker l'intégralité des applications en cours d'utilisation, ce qui représente un considérable gâchis de ressources quand on sait que la plupart restent à l'état idle en quasi-permanence, mais d'envisager la DRam comme un simple cache entre le processeur et une mémoire de masse de type flash/ SSD. La quantité nécessaire de DRam cache serait bien inférieure à celle des DRam utilisées actuellement, tout en dépassant largement les caches traditionnels des cœurs de CPU. Baptisée FLC (Final-Level Cache) , cette utilisation serait rendue possible par l'arrivée de mémoires DRam optimisées non plus en termes de capacité brute, mais de bande passante, comme par exemple les Wide I/O promues notamment par Samsung et surtout les LPDDR4. Passer à la flash comme mémoire applicative permettrait des gains de consommation substantiels, puisque cette dernière est non volatile et peut donc être endormie facilement lorsqu'elle n'est pas utilisée. Cela simplifierait également l'encapsulation, et donc l'approche modulaire. En effet, les boîtiers comprenant un processeur surmonté d'une DRam sont aujourd'hui courants, mais cette structure, par ailleurs coûteuse, pose des problèmes d'évacuation de chaleur ; avec une DRam plus petite et à large bande passante (Marvell recom-mande d'utiliser des demi-puces LPDDR4), il devient possible de positionner le processeur et la mémoire côte à côte dans le boîtier, en les reliant par du simple wire bonding et en s'affranchissant des problèmes thermiques. « Avec 1 Go de LPDDR4 utilisé en cache, on obtient les mêmes performances qu'avec 16 Go de DRam utilisée de manière classique, avec un coût divisé par dix », avance Sehat Sutardja. Lorsque les besoins en DRam cache se font plus grands, le CEO de Marvell recommande d'empiler des puces LPDDR4 dans une structure pyramidale qui permet de les relier en wire bonding et non en TSV (throughsilicon vias) , technologie plus onéreuse. Bien sûr, l'approche FLC ne tient pas du miracle et soulève des questions. Quid de la consommation d'énergie induite par les échanges de données répétés entre la DRam et la flash? Comment s'affranchir des limites d'endurance des mémoires flash actuelles, en attendant l'arrivée d'autres mémoires plus fiables comme les RRam? Surtout, l'utilisation d'une DRam de mise en cache sera surtout efficace si elle est prise en charge par les systèmes d'exploitation, habitués depuis des décennies à tout empiler dans la DRam principale sans se poser trop de question – en reléguant à l'utilisateur la tâche fastidieuse consistant à supprimer manuellement, une à une, les applications endormies tournant sur son smartphone ou son ordinateur, ou bien à redémarrer carrément sa machine. On en saura plus sur la faisabilité des technologies MoChi et FLC lorsque Marvell lèvera le voile sur ses premiers prototypes, annoncés pour la fin de l'année.

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