Couverture ElectroniqueS n°127

Lors de la conférence IP-SoC, qui s'est déroulée à Grenoble, des analystes ont fait un bilan de l'utilisation des blocs IP en conception. Pratique désormais courante, cette approche est cependant loin d'avoir répondu aux espoirs placés en elle : faiblesse des gains de productivité, difficultés d'intégration… Sans compter les retards pris par les standards, freinant leur utilisation au niveau système. L'édition 2007 de la manifestation IP-SoC, qui s'est tenue à Grenoble les 5 et 6 décembre dernier, a été l'occasion pour les concepteurs de faire le point sur l'utilisation des blocs de propriété intellectuelle dans la conception des SoC, dix ans approximativement après leur apparition sur le marché. Pour Design & Reuse, organisateur de ce rendez-vous traditionnel des acteurs du monde de l'IP, c'était d'ailleurs l'occasion de fêter ses dix ans d'existence.Créée en 1997 par Gabrielle Saucier et Philippe Coeurdevey, la société avait pour objectif, à travers un portail Internet, de favoriser l'échange de données techniques au niveau de la description des blocs IP entre fournisseurs et utilisateurs, avec de puissants mécanismes de recherches basés sur des requêtes écrites en XML. La base de données ainsi constituée est passée d'environ 1 000 IP issues d'une centaine de fournisseurs en 2000 à environ 6 600 IP provenant de 400 éditeurs, preuve de la montée en puissance des blocs IP dans les projets de conception. Avec, selon Gabrielle Saucier, « une forte augmentation ces dernières années au sein de la base de données de Design & Reuse des IP provenant des centres de conception (les design centers) qui représentent désormais 47 % des IP de la base, contre 28 % aux sociétés commerciales qui vivent de ventes de licences IP, 12 % aux sociétés « sans usines » (les fabless), 11 % aux vendeurs de logiciels de CAO et enfin 3 % aux IDM (Independant device manufacturers) ». Au niveau des types de blocs IP présents dans la base, là aussi, une évolution sensible a eu lieu ces dernières années avec un nombre croissant d'IP de vérification, de sécurité, d'IP logicielles applicatives, entre autres, au détriment des blocs IP traditionnels au niveau du silicium. Enfin, signalons les nombreux accords de partenariats signés depuis 2005 par Design & Reuse avec des sociétés situées en Asie (China Software, Integrated Circuit Platform et plus récemment EDA Express au Japon, Shangai Silicon Intellectual Property et Korea Semiconductor Intellectual Property Exchange), visant à créer une communauté mondiale autour d'un catalogue de blocs IP riche et bien documenté.L'activité de Design & Reuse est un indicateur de la vitalité du marché des IP qui, selon Gartner Dataquest, est passé d'environ 170 M$ en 1997 à 1,325 milliard de dollars en 2006. Un marché qui devrait bénéficier en outre, toujours selon Gartner, d'un taux de croissance moyen annuel de 11 % jusqu'en 2011, avec une prédominance pour l'utilisation des IP des circuits dédiés à l'électronique grand public. Cependant, ces chiffres flatteurs doivent être tempérés pour avoir une image plus précise du marché. En effet, on peut noter que Gartner Dataquest a considérablement modéré ses prévisions sur ce marché, puisque l'an dernier elle avançait un taux de croissance annuel de 15 à 20 % et pronostiquait un marché des IP dépassant les 2,5 milliards de dollars en 2010, alors qu'il n'atteindra vraisemblablement pas les 2,3 milliards en 2011. On peut aussi noter que ce domaine des fournisseurs de blocs IP est extrêmement fragmenté, puisque plus du tiers du marché est réalisé par une myriade de sociétés qui ne dépassent pas bien souvent le million de dollars de chiffre d'affaires (voir tableau page 14). Et encore, si l'on analyse le marché sans les fournisseurs de processeurs,dont Arm qui détient à lui seul plus de 30 % du marché, le constat de cet éclatement est encore plus criant. Devant cet état de fait, « nous nous attendons à une consolidation du secteur dans les années qui viennent » , note à ce propos Jim Tully, chef de recherche chez Gartner Dataquest. Un mouvement qui a d'ores et déjà débuté avec les rachats en 2007 de Mosaid par Synopsys, du portugais Chipidea par Mips ou encore de MemCore par Virage Logic.Si aujourd'hui plus personne ne remet en cause l'utilisation ou la réutilisation de blocs IP dans une conception, une pratique devenue désormais courante au sein des équipes de conception qui réalisent des SoC complexes, les bénéfices que ces équipes en retirent sont plus contrastés. Ron Collet, CEO de la société Numetrics, a démontré, à partir de l'étude de 1 200 projets de conception issus de 35 fabricants de semiconducteurs, « que la productivité relative des équipes de conception pour un circuit donné, qui ont doublé en taille ces dix dernières années, n'a pas fondamentalement progressé. Alors que l'on aurait pu penser que l'utilisation des IP était un levier efficace vis-à-vis de cette notion de productivité ». Ron Collet soulignait dans le même temps « qu'aujourd'hui 85 % des conceptions ont un retard de réalisation par rapport au calendrier prévisionnel ». Or une partie de ces retards peut être imputée, toujours suivant la même source, à une « surestimation systématique de la part des chefs de projets des bénéfices attendus sur les temps de design par la réutilisation des blocs IP ». Parmi les causes de cette situation, on retrouve une sous-estimation des difficultés d'intégration des IP dans un design, associées aux problèmes récurrents de vérification, de plus en plus ardus sur les SoC complexes.C'est à ce niveau que les standards ont un rôle majeur, notamment ceux écrits par le consortium Spirit avec la norme IP-XACT qui porte sur la description d'un bloc IP, lui permettant d'être automatiquement importé, assemblé et configuré au cours des différentes phases d'une conception. Malheureusement, si la spécification IP-XACT 1.2 dédiée à la description au niveau RTL d'un IP est bel et bien finalisée depuis trois ans, la spécification 1.4, centrée sur la conception au niveau système, se fait toujours attendre. Sa publication par le consortium Spirit devrait cependant avoir lieu en février de cette année, les membres du consortium ayant dû attendre la stabilisation des travaux de l'OSCI (Open SystemC Initiative) sur le projet TLM 2.0 concernant les API de haut niveau, qui spécifient le contenu d'une transaction entre blocs au niveau TLM (Transaction level model). Les documents techniques détaillés du TLM 2.0 sont actuellement en cours de discussion finale, la date de clôture des remarques ayant été fixée à la fin de ce mois.Ces retards importants, ainsi que le récent arrêt de l'organisme VSIA en juillet dernier, qui travaillait notamment sur des standards de description de la qualité des IP, ne concourent pas à créer la confiance chez les utilisateurs ni à dynamiser le marché. C'est un handicap, car un des enjeux de l'utilisation des IP dans les années qui viennent est « leur intégration au niveau système, afin d'être certain qu'elles fonctionnent dans l'application finale » , soulignait par exemple Thierry Pfirsch, CTO chez Alcaltel Lucent lors d'un débat.Au-delà, la tendance est à la recherche d'une meilleure configurabilité des IP. Gagan Gupta, d'Arc International, indiquait « que la nouvelle génération des IP devrait avoir un niveau de configurabilité élevé afin de pouvoir être un facteur différenciateur fort chez chaque utilisateur, tout en réduisant les coûts de possession ». Une approche partagée par Alex Haggenmiller d'Infineon, qui estimait dans le même temps que « la configuration d'un bloc IP pour différents projets est une véritable difficulté. Par exemple, pour un IP d'interconnexion USB destiné à plusieurs projets, on se retrouve avec un IP USB pour chaque projet, tant il a fallu modifier l'IP de départ pour l'adapter à son environnement ; alors qu'une IP USB réellement configurable aurait apporté plus de flexibilité aux équipes de conception ».Un IP de distribution d'horlogeCôté produits, la manifestation IP-SoC a été l'occasion pour la société IPextreme de lancer sur le marché un IP destiné dans un premier temps au marché des téléphones mobiles, baptisé MRCG (Multiple reference clock generator). Rappelons qu'IPextreme, créée en 2004 et forte d'une trentaine d'ingénieurs, dont sept dans un centre de design en Allemagne, signe des accords de partenariats avec des grandes sociétés du semiconducteur pour extraire des IP déjà réalisées et validées au niveau du silicium pour les rendre commercialisables. Pour ce faire, elle fournit des scripts d'implantation, l'intégration de l'IP avec un banc de test (testbench) et délivre une documentation complète. Ainsi, IPextreme commercialise d'ores et déjà un IP USB 2.0 issu des développements de Cypress, ainsi qu'un IP pour le bus FlexRay dédié à l'automobile provenant du savoir-faire de Freescale. Elle propose également l'architecture du microcontrôleur 32 bits ColdFire de Freescale sous la forme de l'IP du c&oelig;ur V2 ColdFire entièrement synthétisable, ainsi qu'une série d'IP pour l'interface de débogage Nexus 5001, un standard soutenu par Freescale. Enfin, elle offre des blocs IP issus d'un partenariat avec Infineon, notamment pour le bus CAN.Avec l'IP MRCG, IPextreme apporte sur le marché une technologie unique développée au sein des laboratoires de recherche de Motorola. Il s'agit ici d'une alternative aux technologies traditionnelles de type PLL (Phase locked loop) pour la génération d'horloges internes dans les circuits. Le bloc IP MRCG permet notamment de contrôler plusieurs fréquences de synchronisation (2 MHz à 1 GHz) de façon très fine, améliorant ainsi de manière notoire la consommation des circuits nécessitant plusieurs horloges. A l'heure actuelle, neuf réalisations en 90 nm, chez TSMC, ont d'ores et déjà été validées avec cet IP.

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