Couverture ElectroniqueS n°127

La palette des outils de vérification de la plate-forme Questa de Mentor Graphics s'enrichit de deux nouvelles technologies, inFact et MVC. Objectifs : automatiser la création des testbenchs et améliorer les connexions entre les conceptions aux niveaux système et RTL. Le besoin de simplifier l'accès aux technologies de vérification devient un impératif pour les équipes de conception de circuits, qui doivent faire face à la double problématique de l'augmentation exponentielle du temps consacré à la vérification d'un fichier de conception d'un circuit, et de la pénurie en ingénieurs qualifiés dans ce domaine.Les deux nouvelles technologies de vérification inFact et MVC (Multiview verification components) proposées par Mentor Graphics visent en partie à résoudre ces difficultés. Issues respectivement des rachats par Mentor des sociétés américaine Lighthouse (en 2006) et anglaise SpiraTech (en 2007), ces solutions enrichissent la palette d'outils mise en &oelig;uvre dans la plate-forme de vérification Questa (couverture fonctionnelle de code, vérification à base d'assertions, génération automatique de testbenchs, support des modèles transactionnels…), avec pour objectif l'accélération et l'optimisation des opérations de mise en &oelig;uvre des plans de vérification.La première, inFact, a pour ambition de fournir une voie nouvelle et alternative à la traditionnelle méthodologie des tests aléatoires sous contraintes (constrained-random methodology), dont la mise en place est relativement longue. Concrètement, avec cette approche, l'utilisateur décrit un certain nombre de règles de vérification, selon une « grammaire » précise (sous la forme d'un métalangage, c'est-à-dire d'une programmation de type déclarative), tout en en utilisant le langage de son choix (System Verilog, SystemC, C/C++…). Un moteur de compilation, le c&oelig;ur du savoir-faire de Lighthouse, transforme alors cet ensemble de règles sous forme de graphes, qui sont ensuite utilisés par un second algorithme qui génère, selon le cas souhaité, des testbenchs au niveau TLM (Transaction level modeling) ou au niveau RTL (*). C'est au niveau d'une interface qui présente le graphe que l'utilisateur a le contrôle des types de test qu'il souhaite générer, en indiquant par exemple à travers quel « arc » ou quel « n&oelig;ud » les vecteurs doivent passer.L'intérêt majeur de la méthode est de pouvoir générer une grande quantité de tests, à partir d'un nombre limité de règles. D'où des gains très importants en termes de productivité. Selon Mentor, il est possible d'obtenir une même couverture fonctionnelle avec seulement 10 % des vecteurs de test mis en &oelig;uvre avec la méthode des tests aléatoires sous contraintes, soit un temps de simulation amélioré d'un facteur dix. Toujours selon Mentor, l'ensemble des règles nécessaires à la vérification d'un bloc d'arbitrage du bus Amba AHB tient par exemple sur une page et demie. Avec la technique, il est possible de générer des tests directs, des tests guidés sous contraintes, des tests aléatoires et des tests systématiques. Cependant, cette approche ne vise pas à remplacer les technologies traditionnelles dans tous les cas de figures. Elle est plutôt adaptée aux cas complexes, dans lesquels il faut appliquer en parallèle une grande quantité de tests. Elle ne se substitue pas non plus aux technologies de tests basés sur les assertions, qui demeurent incontournables pour prouver de manière non équivoque l'absence de fautes.Un seul testbench du système jusqu'au RTLLa seconde annonce de Mentor, MVC, qui sera disponible dans le second trimestre de cette année, porte sur une technique de création d'un modèle de testbench de haut niveau, qui peut d'ailleurs être généré via l'outil inFact, manipulable de manière cohérente à tous les niveaux de description d'une conception : niveau architecture, niveau TLM avec indications temporelles ou non, niveau RTL et niveau portes. Cette approche est notamment utile pour la vérification des blocs IP de bus (Amba) ou de protocoles (USB, PCI Express), pour lesquels la technologie assure la capture séparée des fonctions, des données de timing et des informations liées aux échanges du protocole avec l'extérieur du bloc IP.On le voit à travers ces deux annonces, un des objectifs avoués de Mentor est aussi de faciliter le passage entre les descriptions au niveau système d'une conception, en plein développement à l'heure actuelle, et leur traduction au niveau RTL, qui demeure le fichier de référence d'une conception, en facilitant la portabilité du testbench ente les deux descriptions.(*) Cette méthode s'inspire des technologies utilisées traditionnellement en compilation logicielle.

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